铁皮1900

摘要：在VHDL中不存在检测到a和b同时为1的IF语句如（if a ='1' and b='1' then ......）只能检测上升沿如（if a'event and a='1' then .....）所以出现要求两个信号同时满足是一般先将两个信号处理成第三个新的信号 在检测他得上升沿如 可以将以上代码改成如下 c <= a and b; if c'event and c='1' then ..... 阅读全文

摘要：design entry如果变量未使用的话，编译器会为你自动消除多余变量 阅读全文