会员
众包
新闻
博问
闪存
赞助商
HarmonyOS
Chat2DB
所有博客
当前博客
我的博客
我的园子
账号设置
会员中心
简洁模式
...
退出登录
注册
登录
ICER's BLOG
A NEW ERA OF IC WITH CODE
首页
新随笔
联系
订阅
管理
上一页
1
···
19
20
21
22
23
24
25
26
27
···
31
下一页
2023年3月14日
04-数据类型
摘要: 数据类型 1.有符号数和无符号数 1.1 有符号数和无符号数 1. 有符号数 有符号数是最高位为符号位,0代表正数,1代表负数。,最高位为符号位,其他位为数据位 默认是有符号数 要存储一个负数,要定义一个有符号数 char num; signed char num; // 有符号数 unsgned
阅读全文
posted @ 2023-03-14 01:31 Icer_Newer
阅读(76)
评论(0)
推荐(0)
2023年3月12日
AHB-SRAMC Design-01
摘要: AHB-SRAMC Design 1.AHB-SoC芯片架构图 CPU赋予了SoC的可编程性 SRAM可以存储数据和代码 2.AHB-SRAMC Features 总线版本号 在进行设计的时候可以将地址位宽进行参数化设计 3. AHB-SMRC Specication 4. AHB-SRAMC Ar
阅读全文
posted @ 2023-03-12 12:20 Icer_Newer
阅读(310)
评论(0)
推荐(0)
基于AHB_BUS SRAM控制器的设计-02
摘要: AHB-SRAMC Design 片选信号决定哪几个memory被选择和功耗 sram_addr和sram_wdata都是可以通过AHB总线的控制信号得到的 1. sram_csn信号理解 hsize--表示当前传输的数据宽度,决定写的数据是多少位的 halfword--传输的时候haddr受限于h
阅读全文
posted @ 2023-03-12 09:44 Icer_Newer
阅读(276)
评论(0)
推荐(0)
2023年3月11日
03-变量\常量\进制
摘要: 变量和数据类型 所有定义的变量都存在内存中,定义变量需要内存空间,不同类型的变量需要的内存空间是不同的 数据类型作用:告诉编译器,我这个数据在内存中需要多大的空间,编译器预算对象(变量)分配的内存空间大小。 1.常量与变量 1.1 常量 常量:程序运行中不能改变的量 整型常量:1 200 字符常量:
阅读全文
posted @ 2023-03-11 14:00 Icer_Newer
阅读(115)
评论(0)
推荐(1)
02-VS调试以及Qt基本使用
摘要: VS调试以及Qt基本使用 1.汇编语言 1.1 VS中C语言嵌套汇编代码(了解) #include <stdio.h> int main() { //定义整型变量a, b, c int a; int b; int c; __asm { mov a, 3 //3的值放在a对应内存的位置 mov b,
阅读全文
posted @ 2023-03-11 12:55 Icer_Newer
阅读(478)
评论(0)
推荐(0)
01-C语言概述
摘要: C语言概述 1.什么是C语言 C语言就是人和计算机交流的一种语言 语言是用来交流沟通的。有一方说,有另一方听,必须有两方参与,这是语言最重要的功能: 说的一方传递信息,听的一方接收信息; 说的一方下达指令,听的一方遵循命令做事情。 语言是人和人交流,C语言是人和机器交流。只是,人可以不听另外一个人,
阅读全文
posted @ 2023-03-11 08:45 Icer_Newer
阅读(163)
评论(0)
推荐(1)
2023年3月10日
基于AHB_BUS SRAM控制器的设计-01
摘要: 基于AHB Bus SRAM控制器的设计 1.课程目标 接到一个需求要设计SRAM或者I-cache等,需要问后端要一个Memory Memory Compiler是由后端工程师完成的,Memory Compiler类似于DesignWare进行配置(输入参数,输出需要的SRAM) 文档体系非常重要
阅读全文
posted @ 2023-03-10 02:24 Icer_Newer
阅读(1400)
评论(0)
推荐(1)
2023年3月8日
14-Verilog for Verification
摘要: Verilog for Verification 1.引言 Testbench也是一个模块(module...endmodule) Testbench没有输入和输出,因为它是一个闭环,自己产生激励,灌给module,module输出响应,testbench会捕捉响应,进行比较,自己在自己内部形成闭环
阅读全文
posted @ 2023-03-08 22:55 Icer_Newer
阅读(85)
评论(0)
推荐(0)
13-Verilog for Design
摘要: Verilog for Design 设计人员知道写的RTL可以综合成么样的电路 设计人员对于硬件系统进行描述 验证人员搭建验证环境对设计人员描述的硬件系统进行验证 对Standcell,模拟/定制IP(USB PHY/SRAM等)进行行为级描述 if-else - 可以综合成二选一的mux cas
阅读全文
posted @ 2023-03-08 22:21 Icer_Newer
阅读(252)
评论(0)
推荐(0)
2023年3月5日
基于AHB_BUS Clac slave详解
摘要: 基于AHB-APB BUS slave详解 1.目录 高内聚:让模块的功能更集中,更单一。 AMBA总线例子,需要有一个模块和AMBA进行交互,就可以单独将与AHB总线进行交互的部分作为一个模块。经常需要一个模块处理ahb信号,可以设置ahb_slave_if.v模块 轻耦合,两个模块之间的交互信号
阅读全文
posted @ 2023-03-05 18:25 Icer_Newer
阅读(518)
评论(0)
推荐(0)
上一页
1
···
19
20
21
22
23
24
25
26
27
···
31
下一页
公告