随笔分类 - IC Front-End Design
摘要：同步FIFO REVIEW 方法1:使用计数器判断空满 方法2:使用扩展一位的地址指示空满,读写指针最高位不同,剩余的位都相同,表示满了;读写指针相等,表示空 异步FIFO 格雷码产生 gray_code = data ^ (data >>1) 相邻两个数之间只有一个bit发生变化 异步FIFO原理
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摘要：AHB Bus SD Bus DFT & Interrupt 控制集成需求 功能列表 控制器框架图 顶层信号 硬件集成环境 寄存器描述
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摘要：AHB Bus SD Bus DFT & Interrupt 控制集成需求 功能列表 控制器框架图 顶层信号 硬件集成环境 寄存器描述
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摘要：同步FIFO设计思路 方法1:使用计数器记录FIFO有效数据,从而产生空满信号 方法2:指针空间扩大一倍,读写指针最高位相同为空,最高位不同,剩下数据位相同为满 异步FIFO设计 读写指针分别在各自的时钟域进行维护 读空的时候需要在读时钟域进行判断,写满的时候需要在写时钟域进行判断,所以需要将读写指
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摘要：first in first out,先进先出 fifo是基于RAM进行设计的 双端口RAM设计(16*8) 如果大的RAM可以调用IP RAM的关键参数:深度和宽度 module dual_ram #( parameter ADDR_WIDTH = 4, parameter RAM_WIDTH =
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摘要：循环冗余校验 "冗余"为什么能检验? 数据传输过程中不能保证所有的位数都是正确的,由于电磁干扰会产生错误,假设传输过程中最多只有1位是传输错误的,并且不需要检验出具体哪一位出现错误,只需要考虑检验数据存在错误即可 不添加校验码 最简单的情况是发送方只发送了一位数据,接收正确为1,接收错误为0 接收方
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摘要：AXI Channel axi与ahb不同就是分为不同的channel write address channel - 表明一个transaction基本的属性,包含本次传输的地址\类型\大小(多少字节)\包含几次transfer write data channel - 需要有wdata\字节选通
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摘要：AHB's problem SoC bus 架构 AXI is used more and more 频率200M使用AHB,频率再升高就使用AXI AHB的问题 AHB协议本身限制要求较高，比如command和data必须是1Cycle的延迟，error response，HREADYOUT和HR
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摘要：常用的AHB Bus结构 AHB Matrix AHB Bus Matrix，即总线矩阵，其实际上就是一个互连（Interconnect）。用于连接满足该总线协议的外设，包括Master和Slave。基于该模块，我们可以快速的完成“连连看”工作。将设计好的IP封装成AHB协议，然后挂载上去即可。这样
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摘要：规格说明 现在要对addr1进行操作(原addr1中存储的数据为data),现在需要写入data1,下一拍对addr1进行读操作,需要读出data1(读出最新的数据data1,而不是data),这时候需要一个buffer,将上一拍的data1作为读数据进行返回,因为data1可能还没有写到sram中
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摘要：AHB2APB Bridge位置 AHB子系统时钟在200Mhz左右，APB时钟在几十Khz到几十Mhz 所以要进行跨时钟域处理，从AHB高时钟频率转到APB低时钟频率 AHB2APB Bridge规格说明 Bridge是APB总线上唯一的主机（也可以通过设计使APB支持多个Master) AHB2
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摘要：Hreadyout 每个slave回复hreadyout通过mux给到master master会将hreadyin信号给到每个slave hreadyout开始的时候都为1，如果是为0，会出现问题，当复位的时候所有hreadyout为0，经过mux之后得到的hready信号也一定为0，hready
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摘要：`timescale 1ns/1ps `define DATAWIDTH 32 `define ADDRWIDTH 8 `define IDLE 2'b00 `define W_ENABLE 2'b01 `define R_ENABLE 2'b10 module APB_Slave ( input
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摘要：AHB System 外部的memory比如SD card或者是DDR,需要在总线线上挂载相应的接口进行访问 AHB2 AHB2可以有多个master,每个master都会发出相应的控制信号,三个master会发出三组总线信号,对于slave而言,会share一组总线,所以只有一组master的控制
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摘要：APB总线并不是只有一个master(AHB2APB Bridge),可以通过设计支持多个APB Master,只是比较复杂 Lattice 实现了一款Multi-Master Interconnect
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摘要：基于APB slave mux我们可以快速地将多个apb slave连接在APB上面。在实际的设计当中都是采用这样的方式连接多个APB slave的 DECODE4BIT - 可以理解为master接收到地址之后,进行译码,通过mux进行选择那个APB slave module apb_slave_
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摘要：APB Slave位置 实现通过CPU对于APB Slave读写模块进行读写操作 规格说明 不支持反压,即它反馈给APB的pready信号始终为1 不支持错误传输,就是说他反馈给APB总线的PSLVERR始终是为0的 支持4个可读写的寄存器 支持12个只读寄存器 支持字节选通信号,根据字节选通信号进
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摘要：APB Usage APB主要用于寄存器和外设(GPIO\TIMER\UART)的访问 CPU 通过AXI接口发出transaction访问外设,AXI-based interconnect接收到AXI transaction,然后通过DRAMC接收到axi访问的请求,访问DRAM数据 DRAMC中
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摘要：AMBA介绍 AMBA总线应用:IOT系统/智能手机/网络SoC 何处使用AMBA系统:相机\手机\电脑 应用场景 规格说明 软硬件划分 软硬件划分:哪一部功能软件做,哪一部分硬件做,软件适合做控制比较灵活的工作,硬件适合做运算量大比较规整的操作 主要功能进行音频解码和视频解码 1080P:一幅图有
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摘要：scan chain产生之前需要进行scan drc的过程,判断cell是不是能够串到scan chain上去 mux-d scan cell(是最常用的scan cell),还有其他的scan cell measure POs的动作,可以发生在capture PPOs之后吗?为什么? PIs,PP
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