静态时序分析的三种分析模式(简述)
摘要:经过跟行业前辈的探讨和参考一些书籍,本文中的“个人理解”部分有误,即: (个人理解:)在一个库中,尽管电路器件单元已经被综合映射,但是工具可以通过改变周围的环境来得到不同的单元延时,所以即使是同一个库,调用工艺参数不一样的情况下,其单元延时是不同的,因此就有了最快路径和最慢路径。 (这里有误)。 对
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2017-08-08 13:21
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Linux系统的基本使用
摘要:曾经在网上看到一个一篇文章,说到了Linux学习的入门与学习技巧,也就是:初学者可以自己安装虚拟机,然后把linux常用命令例如cd、ls、chmod、useradd、vi等等多练习几十遍,把自己敲打命令的熟练程度提升上来。然后根据文档搭建Linux下常见的各种服务(DHCP、SAMBA、DNS、A
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2017-08-04 13:31
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Modelsim的使用——复杂的仿真
摘要:相对于简单的仿真,复杂的仿真是指由多个文件、甚至调用了IP核、使用tcl脚本进行的仿真。其实仿真步骤跟图形化的差不多,只不过每一步用脚本写好,然后再在软件里面run一下,主要过程就是: 1、准备好各种源文件(机械操作)。 2、修改modelsim工作路径,创建modelsim工程文件(机械操作)。
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2017-08-03 13:39
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使用Modelsim进行简单仿真
摘要:这里记载一下使用modelsim进行简单的仿真,方便以后使用的时候进行查看。所谓的简单的仿真,就是没有IP核、只用图形界面不用tcl脚本进行的仿真。简单的仿真步骤为: 1、改变路径到工作环境下的路径下面,创建工程。 2、添加仿真的源文件(.v文件等)。 3、编译源文件。 4、启动仿真,添加仿真信号。
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2017-08-03 13:13
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基于脚本的modelsim自动化仿真笔记
摘要:这里记录一下基于脚本的modelsim自动化仿真的一些知识和模板,以后忘记了可以到这里查找。转载请标明出处:http://www.cnblogs.com/IClearner/ 。 一、基本介绍 这里介绍一下如何利用脚本调用modelsim进行自动化仿真,随笔前面先介绍一下前仿真,随笔结尾处介绍后仿真
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2017-08-02 13:37
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定点化_mif文件生成
摘要:clc; %全屏清零 clear all; %变量清零 N=2^8; %设置ROM深度(字变量)的变量参数, s_p=0:255; ...
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2017-08-02 13:07
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VerilogHDL可综合设计的注意事项
摘要:可综合的语法已经记录得差不多了,剩下一些遗留的问题,在这里记录一下吧。 一、逻辑设计 (1)组合逻辑设计 下面是一些用Verilog进行组合逻辑设计时的一些注意事项: ①组合逻辑可以得到两种常用的RTL 级描述方式。第一种是always 模块的触发事件为电平敏感信号列表;第二种就是用assign 关
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2017-08-01 13:02
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