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2023年8月6日
使用$test$plusargs提高RTL验收速度
摘要: 目录0 前言1 语法介绍2 示例3 多种情况的testbench怎么写 历史内容合集 0 前言 这段时间在整合一个小ip,因为要验证每个feature是否可行,需要用testbench + C语言的方式进行仿真验证,由于每种feature不仅要在C语言中修改寄存器配置,还要再testbench修改寄
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posted @ 2023-08-06 21:26 行走的BUG永动机
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2023年6月10日
pullup和pulldown在verilog中的使用方法
摘要: 目录0 前言1 pullup和pulldown的介绍2 不使用pullup和pulldown的情况2 使用pullup和pulldown的情况3 push-pull和open-drain的介绍 历史内容合集 0 前言 这段时间涉及到了IO-PAD,在IO-PAD的RTL的时候注意到了pullup和p
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posted @ 2023-06-10 22:25 行走的BUG永动机
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2023年5月27日
我用ChatGPT写了一个简单的Python自动化测试脚本
摘要: ## 0 前言 有时候因为要跑很多rtl的仿真,而现有的资源比较有限,每次都需要等一批rtl仿真结束后,才可以执行下一批,尤其是碰到最末的时候,一批rtl仿真结束,要是在打开电脑去run下一批,确实挺不方便的 一度想着要是有个脚本就好了,奈何自己Python确实不行,刚好最近有大火的ChatGPT,
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posted @ 2023-05-27 17:59 行走的BUG永动机
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2023年4月28日
C语言结构体位域简单介绍
摘要: 历史文章 0 前言 这几天看到一个有趣的结构体,之前没有见过,稍微了解了一下,顺便记录一下 ==以下例子均在32位操作系统操作== 1 结构体简单介绍 在C语言中,每种类型的变量都会占用一定的字节数,以下面几种为例 | char | 1B | | | | | int | 4B | | double
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posted @ 2023-04-28 09:39 行走的BUG永动机
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2023年4月14日
记录一下verilog重复例化的两种方式
摘要: 0 前言 这段时间例化了挺多mem,过程中也了解到了一些新的东西,在这里记录一下 1 for循环方式例化方法 先给出 sub_module module sub( input [7:0] din, output logic [7:0] dout ); assign dout = din; endmo
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posted @ 2023-04-14 00:38 行走的BUG永动机
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2023年3月3日
摘录一下Python列表和元组的学习笔记
摘要: 1 基础概念 列表一个值,列表值指的是列表本身,而不是列表中的内容 列表用[]表示 列表中的内容称为 表项 len()函数可以显示列表中表项的个数,比如下面这个例子 spam = ['cat', 'bat', 'dog', 'rat'] print(len(spam)) 列表的范围选取中,比如 sp
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posted @ 2023-03-03 22:21 行走的BUG永动机
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2023年2月27日
记录第一个Python练习的过程
摘要: 题目如下 编写一个名为collatz()的函数,它有一个名为number的参数。如果参数是偶数,那么collatz()就打印出number // 2,并返回该值。如果number是奇数,collatz()就打印并返回3 * number + 1。 然后编写一个程序,让用户输入一个整数,并不断对这个数
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posted @ 2023-02-27 20:57 行走的BUG永动机
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2023年2月26日
Python学习记录-异常处理函数的简单使用
摘要: 有时一些程序即便语法合规,但在执行过程中也会出现错误,比如下面这个例子 def spam(divideBy): return 10/divideBy print(spam(10)) print(spam(20)) print(spam(0)) print(spam(1)) 执行结果为 程序在执行到p
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posted @ 2023-02-26 00:30 行走的BUG永动机
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2022年11月17日
STA学习记录4-输入输出路径约束
摘要: @ 1 输入路径约束 由于STA不能检查不受约束路径上的时序约束,因此需要约束所有路径来进行时序分析 当然,如果存在一些输入控制信号,我们并不关心其信号时序,可能并不需要进行时序检查 如下图是一个待分析设计(DUA),UFF0是外部设计,其输出是UFF0的输入,并且UFF0在设计内部,二者的数据通过
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posted @ 2022-11-17 22:09 行走的BUG永动机
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2022年10月10日
STA学习记录-时钟定义
摘要: STA的准备工作包括:设定时钟、指定IO时序特性、指定false path和multicycle path 1 什么是STA环境 看下面这张图,假定Design Under Analysis(DUA)会与其他同步设计交互,这意味着DUA会从前一级触发器接收数据,并将数据发送到DUA后一级触发器 为了
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posted @ 2022-10-10 21:56 行走的BUG永动机
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