摘要：@ 1 输入路径约束 由于STA不能检查不受约束路径上的时序约束，因此需要约束所有路径来进行时序分析 当然，如果存在一些输入控制信号，我们并不关心其信号时序，可能并不需要进行时序检查 如下图是一个待分析设计（DUA），UFF0是外部设计，其输出是UFF0的输入，并且UFF0在设计内部，二者的数据通过 阅读全文