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2021年3月4日

SV_16_interface

摘要: 摘要:SV最后的特性之一就是interface,interface将端口进行绑定并作为一个单个项目保存,并允许在设计中被实例化,极大地提高了可维护性。 1 Interface 接口还包含任务和函数。为了方便主从支持(一个的输入是另一个的输出),接口包含了modport。 1 //++++++++++ 阅读全文

posted @ 2021-03-04 16:30 TCJJ 阅读(276) 评论(0) 推荐(0)

SV_15_Hierarchy

摘要: 摘要:Verilog中除全局的系统任务和函数外,所有的数据、函数和任务都在模块中。Verilog模块也可以包含其他模块的实例,并且任何未实例化的模块都位于顶层,另外模块的层次结构通常是任意的,在维护端口列表上无疑会花费大量的精力。 SV对verilog的一个重要增强是可以通过模块端口(包括网络)来传 阅读全文

posted @ 2021-03-04 12:46 TCJJ 阅读(169) 评论(0) 推荐(0)

SV_14_Assertions

摘要: 摘要:断言验证是指使用断言语言来指定设计中的预期行为,以及相对于验证中的设计来评估断言的工具。 ABV:基于断言的验证运行设计工程师在设计过程中获取验证信息,还支持内部状态、数据路径和错误先决条件覆盖分析; 一个 简单例子就是FIFO的判断空满; HDL可以编写断言,但其形式是很复杂的; 1. 断言 阅读全文

posted @ 2021-03-04 10:59 TCJJ 阅读(332) 评论(0) 推荐(0)

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