signoff相关名词解析

从设计到流片的signoff的注意点：

var code = "970be547-0e3d-40f5-882c-5fbacc6fa883"

过程：

阶段0：准备好相应的版本控制工具和文档存储共享工具

阶段1：RTL设计文档编写阶段（注：RTL （Register Transformation Level, 寄存器传输级） ，指的是用寄存器级别来描述电路，目标就是可综合，对应的上下层关系是行为级描述=>RTL级描述=>门级网表描述=>物理实现版图。）

阶段2：RTL代码阶段

阶段3：仿真验证阶段

阶段4：综合阶段

阶段5：时序分析、功耗分析阶段

阶段6：形式验证阶段

阶段7：版图阶段

阶段8：物理验证阶段

阶段9：寄生参数提取阶段

阶段10：时序分析\后仿真\形式验证\功耗分析阶段

阶段11：IP产品检查阶段

补充，signoff方式——形式化验证

对于单元级的signoff而言，形式化验证已经成为首选。据估计，在未来五年内仿真将逐渐被取代，仅用于子系统和系统级验证。与此同时，形式化验证方法已经开始处理一些系统级任务，随着技术的不断创新，形式化验证将逐步开始处理更多系统级任务。

来源：从小众走向普及，形式化验证对系统级芯片开发有多重要？技术方法_相关 (sohu.com)

维基百科

Signoff (electronic design automation)

  • 介绍：

在集成电路自动化设计中，signoff（也可写作sign-off）检查是指设计在进行成片前必须通过的一系列验证步骤的总称。

  • 这意味着涉及逐步修复各种问题的迭代过程；使用一种或多种检查类型；然后重新测试设计。
  • 交付检查分为两种类型：前端交付和后端交付。
  • 在后端交付之后，芯片进入制造阶段。
  • 在列出规格中的所有功能后，验证工程师将为这些功能编写覆盖率，以识别错误，并将RTL设计发送回设计师。
  • 错误或缺陷可能包括缺失的功能（将布局与规格进行比较）、设计错误（拼写错误和功能错误）等。当覆盖率达到最大百分比时，验证团队将对其进行签字确认。
  • 通过使用像UVM、OVM或VMM这样的方法论，验证团队开发可重用的环境。如今，UVM比其他方法更受欢迎。

注：名词解释：

UVM、OVM和VMM都是用于验证集成电路设计的方法学。它们都旨在提供一种标准化的方法来验证硬件设计，确保其符合规范，并减少设计缺陷。

  1. UVM（Universal Verification Methodology） ：UVM是一种基于SystemVerilog的硬件验证方法学，它提供了一种标准化的方式来执行验证活动。UVM旨在提高验证的效率和可重用性，使验证工程师能够更好地管理复杂的验证环境。
  2. OVM（Open Verification Methodology） ：OVM是一个基于SystemVerilog的开放式验证方法学，旨在促进硬件验证环境的重用性和互操作性。它提供了一组验证类库和方法，使验证工程师能够更容易地开发和管理验证环境，从而加快了整个验证过程。
  3. VMM（Verification Methodology Manual） ：VMM是一种基于SystemVerilog的验证方法学，它提供了一种系统级验证框架，可用于创建可重用的验证环境和测试基准。VMM旨在提高验证的效率和可靠性，帮助验证工程师更轻松地管理复杂的验证任务。

这些方法学都旨在提高集成电路设计的验证效率，并确保设计在进行生产之前经过了彻底的测试和验证。它们为验证工程师提供了一些标准化的工具和流程，以简化和加快整个验证过程。

  1. SystemVerilog是一种硬件描述语言（HDL），用于设计和验证复杂的数字系统。它是Verilog HDL的扩展，提供了许多新的功能和特性，使其更适合用于验证和设计大型和复杂的集成电路。SystemVerilog不仅扩展了Verilog的建模能力，还引入了面向对象编程的概念，使其更适合用于验证环境的建立。
  • "Check types" 是指在验证过程中使用的不同类型的检查或验证方法。 在集成电路设计中，"check types" 可能包括以下内容：
  1. 逻辑检查：验证电路的逻辑正确性，确保其符合设计规范和预期的功能。
  2. 时序检查：确保电路的时序逻辑符合要求，并在时钟信号和数据传输方面满足设计规范。
  3. 功能检查：验证电路的各种功能是否按预期工作，并确保它们与规格说明书中描述的功能相匹配。
  4. 容错检查：检测并纠正设计中的错误，以确保在设计的各个阶段都能及时发现并纠正潜在的问题。
  5. 电气检查：确保电路符合特定的电气规范和标准，例如电压、电流和功耗等。
  6. 物理布局检查：验证电路的物理布局是否满足设计要求，例如布线规则、间距、阻抗控制等。

在集成电路的设计和验证过程中，执行这些不同类型的检查可以确保设计的质量和可靠性，并最终确保制造出的芯片符合规格并具有良好的性能。

随着VLSI设计逐渐接近22纳米及以下工艺节点，交付检查变得更加复杂，因为先前忽视（或更粗略近似）的二阶效应增加了影响。有几个类别的交付检查。

  1. 布局与原理图（LVS） - 也称为原理图验证，用于验证设计中标准单元的布局和布线是否改变了构建电路的功能。
  2. 设计规则检查（DRC） - 有时也称为几何验证，这涉及验证是否可以可靠地制造设计，考虑到当前光刻工艺的限制。在先进的工艺节点中，DFM规则从可选升级为必需（以获得更好的产量）。
  3. 形式验证- 在这里，验证后布局的网表（包括任何基于布局的优化）在逻辑功能上与预布局、后合成网表相匹配。
  4. 电压下降分析- 也称为IR降分析，此检查验证电源网格是否足够强大，以确保代表二进制高值的电压永远不会下降到低于设定边际（在此以下电路将无法正确或可靠运行）由数百万晶体管的组合开关引起。
  5. 信号完整性分析- 在这里，分析由串扰和其他问题引起的噪声，并检查其对电路功能的影响，以确保电容干扰不足以越过数据路径上的门的阈值电压。
  6. 静态时序分析（STA） - 正在逐渐被统计静态时序分析（SSTA）取代，STA用于验证设计中所有逻辑数据路径是否能够在预期的时钟频率下工作，特别是在芯片内变化的影响下。STA作为SPICE的替代运行，因为SPICE仿真的运行时间使其不适合于现代设计的全片分析。
  7. 电迁移寿命检查- 确保在预期的时钟频率下的最小运行寿命，而电路不会受到电迁移的影响。
  8. 功能静态交付检查- 使用搜索和分析技术，在所有可能的测试用例下检查设计故障；功能静态交付领域包括时钟域交叉、复位域交叉和X传播。
posted @ 2023-10-19 16:45  Luciferpluto  阅读(2)  评论(0)    收藏  举报  来源