09 2018 档案

重学Veriliog(2)——高级编程语句
摘要：1.判断 1.1 if ... else ... 有优先级 在组合逻辑电路中，需要避免产生Latch(避免结构不完整) Latch容易引起竞争冒险，同时静态时序分析工具也不好分析穿过Latch的路径？ 1.2 case 无优先级 使用default，防止latch 1.3 casex和casez c 阅读全文
posted @ 2018-09-29 12:58 GenXGSS 阅读(319) 评论(0) 推荐(0)
重学Verilog(1)
摘要：1.线与、线或功能 wor 2.三态门 3.assign 和 deassign : 在过程语块中对寄存器变量强制赋值和放开； force 和 release : 在过程语块中对寄存器和线网强制赋值和放开； 4.fork..join... 并行语句，内部并行执行 阅读全文
posted @ 2018-09-28 16:56 GenXGSS 阅读(236) 评论(0) 推荐(0)