2022年3月
第三节 组合逻辑代码设计与仿真 (补码转换和七段译码设计)
摘要： 一、补码转换 1.方法 正数补码与原码相同； 负数补码转换方法是符号位不变，幅度位（其余位）按位取反加1； 注意： 1.1 在用补码运算的结果中, [1000 0000]补 就是-128. 但是注意因为实际上是使用以前的-0的补码来表示-128, 所以-128并没有原码和反码表示.(对-128的补码 阅读全文
posted @ 2022-03-06 08:57 理~想 阅读(241) 评论(0) 推荐(0)
第二节 组合逻辑代码设计与仿真 （多路选择器逻辑设计）
摘要： 一、二选一数据选择器 1.模块框图 2.逻辑功能 ①当sel为0时，y输出a和b的与； ②当sel为1时，y输出a和b的异或； 3.verilog设计代码 ①使用assign语句实现组合逻辑 module Select2_1( input a,b,sel, output y ); assign y 阅读全文
posted @ 2022-03-05 21:45 理~想 阅读(544) 评论(0) 推荐(0)
第一节 基本逻辑门设计与仿真
摘要： 一、1bits反相器 1.电路符号 2.真值表 3.电路原理图 4.verilog设计代码 module inverter_gate(A,Y); input A; output Y; assign Y = ~ A; endmodule 5.仿真代码 //testbench of inverter_g 阅读全文
posted @ 2022-03-05 18:04 理~想 阅读(402) 评论(0) 推荐(0)
如何化简逻辑函数表达式
摘要： 1.根据逻辑函数的基本定律 2. 阅读全文
posted @ 2022-03-02 19:50 理~想 阅读(428) 评论(0) 推荐(0)
如何通过真值表写出逻辑函数表达式
摘要： 1. 阅读全文
posted @ 2022-03-02 19:48 理~想 阅读(653) 评论(0) 推荐(0)
Sublime Text3 建立Verilog HDL自定义模块
摘要： 1. 安装package control插件； 2.打开package control插件，并安装Verilog Source； 3.点击Preferences → Browse packages... 打开packages文件夹，进入User文件夹；新建verilog文件夹； 4.点击Tools  阅读全文
posted @ 2022-03-02 13:37 理~想 阅读(241) 评论(0) 推荐(0)
2022年2月
入门FPGA
摘要： 一、掌握HDL语言 1.没有数电基础，建议先学习数电 2.HDL是硬件描述语言，不要用软件思维去思考 3.图书：verilog HDL高级数字设计、Verilog数字系统设计教程、Verilog编程艺术 4.网站：HDLBits 4.1: http://asic-world.com/verilog/ 阅读全文
posted @ 2022-02-28 19:15 理~想 阅读(680) 评论(0) 推荐(1)
卡诺图
摘要： 卡诺图 阅读全文
posted @ 2022-02-22 17:18 理~想 阅读(28) 评论(0) 推荐(0)
RS触发器
摘要： RS触发器（trigger） 1.基本RS触发器分为两种结构：与非门基本RS触发器、或非门基本RS触发器 2.与非门基本RS触发器 置位（set）和复位（reset）功能都是低电平有效； 当置位和复位端口都无效时，触发器具有记忆功能，记忆上一次的值； 不允许触发器置位和复位信号都有效，即出现功能竞争 阅读全文
posted @ 2022-02-22 17:17 理~想 阅读(2143) 评论(0) 推荐(0)
JK触发器
摘要： JK触发器 阅读全文
posted @ 2022-02-22 17:16 理~想 阅读(97) 评论(0) 推荐(0)