摘要：
同一wire链接的两个模块，为什么有一遍会有信号，另一边看不到却没有？ 这里empty信号，在fifo端就可以观察到信号，而在small_fifo_empty端就没有信号？为什么？ 其他也是一样，很奇怪，难道是我模块中的其他模块的添加方式有问题？ 观察fifo的数据指示口，发现数据其实是写进去了，但是在自己建立的component仿真文件中没有看到，是自己添加信号的方式有问题！ ... 阅读全文
posted @ 2013-05-17 19:26
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