Yirui Li

摘要： 1、开启Ubuntu系统。 2、在home或者桌面新建一个文件夹myfile，这个位置自己习惯。（新建共享文件夹） 3、右键“虚拟机”选项，并且选择“安装VMware Tools”选项。 4、在“VMware Tools”选项中会有一个VMwareTools...tar.gz文件。 如果“VMwar 阅读全文

摘要： 同步fifo电路图 同步FIFO指的是写操作和读操作都是同一个时钟。为了保证数据的正确性，必须保证FIFO在满的情况下不能进行写操作，在空的状态下不能进行读操作。同时还需要明白一个就是写入了什么的数据，那么才能读出什么数据。电路的代码设计如下： module fifo( input sys_clk, 阅读全文

摘要： 分享一个自己已经操作成功的方法！ 1、到官网下载DiskGenius。 2、在C盘旁边的盘右键选择“调整分区大小”。 3、拖动便能选择内存空间。 阅读全文

摘要： 1、新建一个文件夹，把所需仿真的.v文件放到这个文件夹中。 2、为了打开图形界面，需要在.v测试文件增多代码： initial begin `ifdef DUMP_VPD $vcdpluson();`endif end 如图所示： 3、终端打开这个文件夹，然后命令gvim verilog_file. 阅读全文

摘要： 实战任务：在6位数码管上计数，循环计数0到999999，数字是每隔100ms增加1。 动态数码管显示原理： 如下图所示，6个数码管的八位段码都连接在一起，如果6个数码管都点亮，段码一定显示相同的数字。但是又想6个数码管显示不同的数字，那么只能动态地显示数码管，如何动态显示呢？需要利用人眼的视觉暂留， 阅读全文

摘要： 模2加法运算：1+1=0、0+1=1、0+0=0。模2减法运算：1-1=0、0-1=1、1-0=1、0-0=0。 举个例子： ff ff 00 00(16)的生成多项式： 检验电路： RTL代码： module shizhan(input sys_clk,input sys_rst_n,input 阅读全文

摘要： 在Ubuntu中想使用vcs运行Verilog程序： 问题1：cannot connect to the license server. The connect()system call failed. Make sure that your LM_LICENSE_FILE is pointing 阅读全文

摘要： 尝试了网上很多方法，终于找到自己的安装步骤，作一个安装记录！ 第一步：把VCS和Verdi的安装包下载。 我的下载链接：https://blog.csdn.net/qq_40829605/article/details/85345795 第二步：共享Windows文件。 我参考的文章：https:/ 阅读全文

摘要： 写分频就是写计数器。 二分频：指把频率分成两部分。比如50MHz的频率，二分频后就是25MHz。由公式T=1/f可知，时钟变为原来的两倍。 综合代码如下： module shizhan(input sys_clk,input sys_rst_n,output reg dri_clk);always 阅读全文

摘要： 想在一个六位的共阳极数码管上面显示数字，从000000依次显示到FFFFFF。 本次实战采用六位数码管，下面简单介绍一下共阳极数码管： 由图可知共阳极数码管由七段码abcdefg和一个小数点组成，并且引脚共同连接电压。也正是从这个内部结构可以知道，要想发光二极管点亮，那么引脚另外一端必须是低电平。 阅读全文