摘要： 接口的使用 实验用于验证组件和DUT之间通过接口连接 tb1.1：可以看到之前的实验 channel initiator 发送的数据例如 valid 和 data 与时钟 clk 均在同一个变化沿，没有任何延迟，这种0延迟的数据发送不利于波形查看和阅读，因此在已有代码的基础上使用 intf.ck 的 阅读全文

摘要： 从Verilog到SV的进场 修改tb1.v 为 tb1.sv ,编译仿真，查看仿真行为是否同tb1.v的仿真行为一致？这说明了什么呢？ 答：修改.V文件位.sv文件之后，仿真行为没有变化，说明SV可以完全兼容verilog的语法。 2. 将tb1.sv中的信号变量类型由reg或者wire 修改为 阅读全文