2012年4月18日
verilog之四位全加器的编译及仿真（用开源免费的软件——iverilog+GTKWave）
摘要： 四位全加器的verilog的代码比比皆是，这里上一个比较简单的：/*4位全加器全加器需要有输入输出，需要有下级向上进位的输入，需要有向上一位进位的输出。大家看一下，这个模块已经包含全部的输入输出信息。大家都知道，N位加法器得出来的出来的和最多是N+1位因此可以清晰从下面代码中看到相关信息。然后assign用的是阻塞赋值。相加即满足相关的需求。*/module adder4(cout,sum,ina,inb,cin); output[3:0] sum; output cout; input[3:0] ina,inb; input cin; assign {c... 阅读全文
posted @ 2012-04-18 21:21 wdliming 阅读(19769) 评论(0) 推荐(2)