2020年6月23日
AD10原理图生成网标导入PADS9.5做PCB的方法
摘要： AD10生成网标 工程网络表选择PADS 生成3个文件 先来看下正常ASC文件 !PADS-POWERPCB-V3.0-MILS! DESIGN DATABASE ASCII FILE 2.0*PART*C1 LC-0603_CC10 LC-0603_CC11 LC-0603_C//此处为所有元器件 阅读全文
posted @ 2020-06-23 12:40 Defendor 阅读(3179) 评论(0) 推荐(0)
2013年6月21日
Xilinx ISE 12.4的简单应用
摘要： 下面将创建一个核心板流水灯来演示工程文件的创建过程，假定您已经安装好了Xilinx ISE 12.4软件，ISE的安装请阅ISE的安装教程。 1、双击桌面Xilinx ISE图标，如下图所示，启动ISE软件。 2、打开软件界面如下图所示： 3、开始新建一个工程，点击【File—NewProject…】或【NewProject…】使用向导创建工程，如下图所示： 在该界面输入工程名... 阅读全文
posted @ 2013-06-21 10:51 Defendor 阅读(2007) 评论(0) 推荐(0)
2013年4月1日
Quartus II 9.0的简单应用
摘要： 1、 双击桌面quartus II 图标，如下图所示，启动Quartus II 软件。2、 打开后软件界面如下图所示：3、 开始新建一个工程，点击【File>New Project Wizard】使用向导创建工程，如下图所示：4、 启动项目向导，如下图所示，点击 【Next】按钮进入下一步。5、 进行项目文件位置、名称及顶层实体名称的设置，如下图所示：6、 下面我们用一个底板上的16位LED实验作为实例。如下图所示：7、 设置好名称和项目位置后点击 【Next】 按钮,进入下图所示界面，这里我们可以将已经写好的文件添加进来。8、 这里我们将已经写好的led_b.v 添加进来，点击【 Fi 阅读全文
posted @ 2013-04-01 17:21 Defendor 阅读(2008) 评论(0) 推荐(0)
2013年3月26日
NIOS II 创建示例设计_Quartus II 9.0
摘要： 安装设计文件在继续之前，您必须安装 Quartus II 软件和 Nios II 嵌入式设计套件。分析系统要求本部分介绍的教程示例设计的系统要求。设计的目标如下：有关这些和其他组件，完整详细信息请参阅___<<NIOS II 外围设备>>。启动 Quartus II 软件并新建设计项目在设计之前，应该建立工作目录。每个设计都是一项工程，一般都单独建一个工作目录。在此设置的工作目录为E:\sopc_project\led1.启动 Quartus II 软件。在 Windows 计算机上，单击<开始>，指向<程序>，Altera，Quartus II 阅读全文
posted @ 2013-03-26 16:25 Defendor 阅读(1165) 评论(0) 推荐(1)
2012年7月17日
Verilog学习----深入理解阻塞和非阻塞赋值的不同
摘要： 阻塞和非阻塞赋值的异同 要点： 1）在描述组合逻辑的always块中用阻塞赋值，则综合成组合逻辑电路结构； 2）在描述时序逻辑的always块中用非阻塞赋值，则综合成时序逻辑电路结构。 8个要点： （1）时序电路建模时，用非阻塞赋值。 （2）锁存器电路建模时，用非阻塞赋值。 （3）用always块建立组合逻辑模型时，用阻塞赋值。 （4）在同一个always... 阅读全文
posted @ 2012-07-17 11:30 Defendor 阅读(527) 评论(0) 推荐(0)
Verilog学习----有限状态机的设计的一般步骤
摘要： 有限状态机的设计的一般步骤： （1）逻辑抽象，得出状态转换图。 就是把给出的一个实际逻辑关系表示为时序逻辑函数，可以用状态转换表来描述，也可以用状态转换图来描述。这就需要： 1）分析给定的逻辑问题，确定输入变量、输出变量以及电路的状态数。通常是取原因（或条件）作为输入变量，取结果作为输出变量。 2）定义输入、输出逻辑状态的含意，并将电路状态顺序编号。 3）按照要求列出... 阅读全文
posted @ 2012-07-17 11:29 Defendor 阅读(1358) 评论(0) 推荐(0)
Verilog学习----调试用系统任务和常用编译预处理语句
摘要： 1.系统任务 $monitor 格式： $monitor（p1,p2,….pn）; $monit0r; $monitoron; $monitoroff; 任务$monitor提供了监视和输出参数列表中的表达式或变量的功能。其参数列表中输出控制格式字符串和输出列表的规则和$display中一样。当启动一个带有一个或多个参数的$monitor任务时，仿真器则建立一个处理机制，使得每当参数列... 阅读全文
posted @ 2012-07-17 11:28 Defendor 阅读(701) 评论(0) 推荐(0)
Verilog学习----结构语句、任务语句、函数语句和系统任务
摘要： 1.结构说明语句 initial与always说明语句； initial语句： initial begin 语句1； 语句2； """"""" 语句n； end 例子：用initial 块对存储器... 阅读全文
posted @ 2012-07-17 11:28 Defendor 阅读(2083) 评论(0) 推荐(0)
Verilog学习----条件语句、循环语句、块语句与生成语句
摘要： 1.条件语句（if_else语句） 3钟形式的if语句： 1）if（表达式）语句。如 if(a>b) out1 = int1; 2）if（表达式） 语句； else 语句；如 if(a>b) out1 = int1; else out1 = int2; 3）if（表达式1） 语句1； else if（表达式2） 语句2； else if（表达式3） 语句3； ... 阅读全文
posted @ 2012-07-17 11:26 Defendor 阅读(3317) 评论(0) 推荐(0)
Verilog学习----模块的结构、数据类型、变量和基本的运算符号
摘要： 1.模块的结构组成 （1）描述接口 接口的定义格式 Module 模块名（口1，口2，等等 ）； 在引用模块时端口可以有两种方法连接： 1.引用时严格按照定义的接口顺序来连接，不用标出原模块定义时的规定端口 模块名（连接端口1信号名，连接端口2信号名，连接端口3信号名，等等）； 2.引用时用“.”表明原模块在定义时规定的端口名 模块名（.端口1（连接信号1），.端... 阅读全文
posted @ 2012-07-17 11:24 Defendor 阅读(749) 评论(0) 推荐(0)