2014年4月30日
VHDL与Verilog硬件描述语言TestBench的编写
摘要： VHDL与Verilog硬件描述语言在数字电路的设计中使用的非常普遍，无论是哪种语言，仿真都是必不可少的。而且随着设计复杂度的提高，仿真工具的重要性就越来越凸显出来。在一些小的设计中，用TestBench来进行仿真是一个很不错的选择。VHDL与Verilog语言的语法规则不同，它们的TestBe... 阅读全文
posted @ 2014-04-30 22:22 The Pisces 阅读(12402) 评论(2) 推荐(1) 编辑