各种语言的条件编译的用法总结

Verilog/SystemVerilog

//条件语句
if ()
else if()
else
//条件编译
`ifdef macro
`ifndef macro
`elsif macro
`else
`endif

bash shell

//条件语句
if command
then
  command
elif
  command
else
  command
fi
//另外一种写法
if command; then
  command
fi