2017年12月1日
数字IC前后端设计中的时序收敛（六）--Max Fanout违反
本文转自：自己的微信公众号《数字集成电路设计及EDA教程》（二维码见博文底部） 里面主要讲解数字IC前端、后端、DFT、低功耗设计以及验证等相关知识，并且讲解了其中用到的各种EDA工具的教程。 考虑到微信公众平台上面发布的很多推文百度搜索不到，所以以后的推文也会在这里进行转载。 Max Fanout Read More
posted @ 2017-12-01 11:28 Horizon00 Views(3372) Comments(0) Diggs(0)
数字IC前后端设计中的时序收敛（五）--Max Transition违反的修复方法
数字IC前后端设计中的时序收敛（五）--Max Transition违反的修复方法 Read More
posted @ 2017-12-01 11:25 Horizon00 Views(14267) Comments(0) Diggs(0)
数字IC前后端设计中的时序收敛（四）--Max Capacitance违反的修复方法
数字IC前后端设计中的时序收敛（四）--Max Capacitance违反的修复方法 Read More
posted @ 2017-12-01 11:22 Horizon00 Views(6860) Comments(0) Diggs(0)
数字IC前后端设计中的时序收敛（三）--Hold违反的修复方法
数字IC前后端设计中的时序收敛（三）--Hold违反的修复方法 Read More
posted @ 2017-12-01 10:01 Horizon00 Views(5923) Comments(0) Diggs(0)
数字IC前后端设计中的时序收敛（二）--Setup违反的修复方法
数字IC前后端设计中的时序收敛（二）--Setup违反的修复方法 Read More
posted @ 2017-12-01 09:55 Horizon00 Views(4210) Comments(0) Diggs(0)
数字IC前后端设计中的时序收敛（一）前言
本文转自：自己的微信公众号《数字集成电路设计及EDA教程》 里面主要讲解数字IC前端、后端、DFT、低功耗设计以及验证等相关知识，并且讲解了其中用到的各种EDA工具的教程。 为了纪念，同时考虑到微信公众平台上面发布的很多推文百度搜索不到，所以以后的推文也会在这里进行转载。 数字IC设计中要解决的问题 Read More
posted @ 2017-12-01 09:50 Horizon00 Views(2148) Comments(0) Diggs(0)
2017年11月24日
关于过两级mux的时序约束的添加（一个非常经典的时序约束问题）
时序约束是逻辑综合以及布局布线中一个非常重要的环节，如果设计中时钟非常多，那么时序约束将非常复杂，下面给出一个经典案例来给出多时钟且时钟经过两级MUX的时序约束问题的最佳解决方案。 Read More
posted @ 2017-11-24 11:35 Horizon00 Views(7014) Comments(0) Diggs(0)