02 2020 档案
摘要:经过前两篇文章的介绍,我们已经完成了对所有模块的设计,这里给出top文件 `timescale 1ns / 1ps module MIPSCpu( input clk, rst_n, input [31:0] ext_data,ext_data_addr, input ext_data_en, in
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摘要:在本次设计的流水线中,存在一些冲突会使得电路不会向着我们希望的步骤运行。这些冲突分为两种:数据冲突和结构冲突。 1.数据冲突 我把数据冲突分为三个小类,存储单元的读写冲突、普通RAW(Read After Write)冲突、需要暂停流水线的RAW冲突。 1.1 对于其中第一小类冲突,可以不通过额外的
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浙公网安备 33010602011771号