青河

摘要： 在分析（Analysis）阶段，工具会检查我们的设计有没有错误，比如源文件中的语法错误等； 然后再综合（Synthesis）阶段，工具会把设计中的源文件转换成门级电路网表（netlist）； 最后把门级网表中的各个元素与FPGA里的基本元件逐一对应起来，这就是映射（Map）； 时序约束； 在指定时序 阅读全文