2020年3月21日
基于FPGA的检测时钟脉冲的高电平及低电平的中点标志位设计
摘要： 功能：检测近 400KHz 时钟信号的高电平的中点和低电平的中点，并输出两个中点的标志位，如下图所示： 1 module iic_test( 2 clk, 3 rst_n, 4 5 scl, 6 7 scl_h, 8 9 scl_l 10 ); 11 12 input clk; 13 input r 阅读全文
posted @ 2020-03-21 22:13 青河 阅读(723) 评论(0) 推荐(0)