随笔分类 - FPGA
天下之事,为之则易,不为则难！
摘要：在分析（Analysis）阶段，工具会检查我们的设计有没有错误，比如源文件中的语法错误等； 然后再综合（Synthesis）阶段，工具会把设计中的源文件转换成门级电路网表（netlist）； 最后把门级网表中的各个元素与FPGA里的基本元件逐一对应起来，这就是映射（Map）； 时序约束； 在指定时序
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摘要：核心思想是进行因式分解，因式分解之后移位运算，最后再作加法运算，如下所示： code： 1 module cheng_fa( 2 input clk , 3 input rst_n , 4 5 input [ 7:0] data_1 , // 8'b0000_0111; 6 input [ 7:0]
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摘要：[1]赵娟. 基于FPGA的出租车计费器系统的设计[J]. 自动化技术与应用, 2015(9):3. [2]娄岚, 王亚辉, 孙祥凯. 基于FPGA的出租车计费系统的设计[J]. 中国新通信, 2017, 19(001):147. [3]赵雅兴. FPGA原理、设计与应用[M]. 天津大学出版社,
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摘要：FPGA的除法运算有恢复余数法、不恢复余数法（加减交替法）、Goldschmidt方法、泰勒级数展开等，今天来介绍一种较为简单的迭代除法，以及仿真验证。 基本的算法如下： 如图介绍了算法的基本流程，在实现的方面，需要注意以下几点： 1、首先需要先要进行归一化，在这里我们默认被除数是大于除数的，然后我
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摘要：全握手机制概述 在不同的时钟域之间进行数据传输时，可以考虑使用握手同步机制。握手同步机制分为半握手和全握手。当从低频时钟域向高频时钟域传输数据时，半握手机制比较适用，这是由于接收端可以更快的完成操作。但是从高频时钟向低频时钟传输数据时，则需要全握手机制。 握手同步机制的步骤如下 （1）在高频时钟域下
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摘要：今天收到一个朋友的请求，帮忙看他们学校自制的一个Cyclone I 的古老的板子，仔细一看板子的电路原理图，没有按键、没有拨码开关、没有复位，整个板子的芯片外围电路只有四个共阴极的七段数码管和16个LED灯，需要编写一个代码测试一下。 功能要求如下： （1）板子的输入端口之后一个时钟信号 clk ，
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摘要：1、在工程文件夹下新建一个 .txt 文件，建议用单词来对文件进行命名，打开该 txt 文件，在文件夹中按如下方式编写FPGA 管脚分配信息。 2、在编写好管脚分配的txt文件之后，打开工程界面如图1所示，在菜单栏单击 >> Assignment >> Import Assignments，弹出如图
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摘要：问题1、[USF-XSim-62] 'compile' step failed with error(s). Please check the Tcl console output or 'C:/Users/legen/Desktop/fifo_test/3.prj/fifo_test/fifo_t
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摘要：一、74HC595简介 74HC595 是一个 8 位串行输入、并行输出的位移缓存器。其内部具有 8 位移位寄存器和一个存储器，具有三态输出功能。简单来说是一个可以将串行数据转换为并行数据输出的芯片，可以节约FPGA引脚资源。 二、芯片主要引脚介绍 1、SHCP：移位寄存器时钟输入，在此时钟的上升沿
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摘要：一、SDRAM初始化模块代码 1 // ********************************************************************************* 2 // Project Name : sdram_driver 3 // Email : 4
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摘要：一、前言 格雷码计数器可以运用于FIFO中。格雷码计数器的优势在于其相邻两个数值之间只有一位发生变化，提高了系统的抗干扰能力，而且在计数时，各个输出的门电路翻转次数要远远小于二进制计数器，从而可以大幅度的降低系统的功耗。 二、二进制转格雷码的原理 由表可知，格雷码相邻两个数之间只有一位会改变。 数学
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摘要：一、移位相加法实现乘法的原理 从被乘数的左边（最低位）开始，如果第 i 位为 1，则乘数左移 i （i = 0,1,2,······，size -1）位之后与之前的值相加，若最低位为 0 ，则保持不变，直至被乘数的最高位。 如：a = b = 101 a x b = 25 sum = 0； 101
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摘要：Verilog 里面如果有符号数和无符号数做运算，会强制当做无符号数运算； 例如 c = a + b; 其中a和b都是四位数，c是五位。在计算时，verilog会将a和b都扩展到5位，然后再做加法，而如果a和b中有无符号数，则位宽扩展就按照无符号数来，也就是高位补0。所以如果a和b中既有无符号又有有
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摘要：一、简介 一般来说，我们要将 FPGA 板子上采集的数据传输到 PC 端有多种方式，如 UART、USB、千兆网、光纤、PCIe等手段，感觉还是千兆网传输的性价比最高，实现上不是很难，传输速率也比较快。以太网的分类有标准以太网（10Mbit/s），快速以太网（100Mbit/s）和千兆以太网（100
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摘要：一、引言 在数字逻辑电路设计中，分频器是一种基本的电路单元。通常用来对某个给定频率进行分频，以得到我们想要的频率。在FPGA中，我们一般都是通过计数器来实现分频，分频得到的时钟质量没有通过PLL得到的时钟质量好，用于对时钟信号要求较高的逻辑设计中，还是用PLL分频比较好。下面将详细介绍任意偶数分频，
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摘要：一、典型的FPGA通常包含三类基本资源 1、可编程逻辑功能块：是实现用户功能的基本单元，多个逻辑功能块通常规则的排成一个阵列结构，分布于整个芯片； 2、可编程输入/输出（I/O）口：完成芯片内部逻辑与外部引脚之间的接口，围绕在逻辑单元阵列四周； 3、可编程内部互连资源：包括各种长度的连线线段和一些可
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摘要：一、状态机的定义 状态机就是能够根据控制信号按照预先设定的状态进行状态转移，是协调相关信号动作、完成特定动作的控制中心。状态机简写为 FSM （Finite State Machine）,分为两类： 1：输出只和当前状态有关而与输入无关，则称为摩尔（Moore）状态机； 2：输出不仅和当前状态有关而
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摘要：一、实现环境 软件：Quartus II 13.0 硬件：MP801 二、DDS基本原理 DDS（Direct Digital Synthesizer）即数字合成器，是一种新型的频率合成技术，具有相对带宽大，频率转换时间短，分辨率高和相位连续性好等优点。较容易实现频率、相位及幅度的数控调制，广泛应用
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摘要：一、UDP协议介绍 UDP是User Datagram Protocol 的简称，中文名是用户数据报协议，是OSI（Open System Interconnection，开放式系统互联）参考模型中一种无连接的传输层协议，提供面向事务的简单不可靠信息传送服务，IETF RFC768是UDP的正式规范
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摘要：一、ARP帧存在的作用： 在网络通讯时，源主机的应用程序知道目的的IP地址和端口号，却不知道目的主机的硬件地址，而数据包首先是被网卡接收到再去处理上层协议的，如果接收到的数据包的硬件地址与本机不符，则直接丢弃。因此在通讯前必须获得目的主机的硬件地址。ARP协议就起这个作用。 二、ARP帧的工作原理：
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