摘要： Virtex系列的FPGA的基本I/O逻辑资源都包括组合输入、输出资源，三态输出控制、寄存器输入输出控制、SDR输入输出、DDR输出三态控制等。此外V5、V6器件还包括了IODELAY提供了对高分辨率可调整延迟单元的用户控制、SAME_EDGE输出DDR模式，SAME_EDGA和SAME_EDGA_PIPELINED输入DDR模式等，以下主要是总结个人学习记录。一、输入输出延迟单元IODELAY每个I/O模块都包含一个可编程绝对的延迟单元IODELAY。它可以连接到ILOGIC/ISERDES或者OLOGIC/OSERDES模块。IODELAY有64个tap的环绕单元。通过选择IDELAYCT 阅读全文