3_8译码器Verilog HDL语言的简单实现

最近在学Verilog HDL语言，觉得learn in doing是比较好的学习方式，所以我们来直接分析分析代码好了。

先来一波代码： 

 

module q_decode_38(data_in,data_out);
      
        input[2:0] data_in;           //端口声明
        output[7:0] data_out;   
        reg[7:0] data_out;
         
always@(data_in) 
   begin 
        case(data_in)
                 3'd0:data_out = 8'b0000_0001;
                 3'd1:data_out = 8'b0000_0010;
                 3'd2:data_out = 8'b0000_0100;
                 3'd3:data_out = 8'b0000_1000;
                 3'd4:data_out = 8'b0001_0000;
                 3'd5:data_out = 8'b0010_0000;
                 3'd6:data_out = 8'b0100_0000;
                 3'd7:data_out = 8'b1000_0000;
         endcase
     end
     
endmodule

 

代码分析如下：

    知识点：

   （1）基本语句

     1）条件语句---case语句

         case语句很明显了，格式跟c语言中的类似，不解释。值得注意的是上述代码中是不是少了defaule这种情况呢？此处省略是因为已列出所有的情况 ，不过一般不提倡省略，因为若出现了未知情况，则很容易生成不必要的锁存器。      

    2）顺序块语句---begin...end语句

         begin...end语句没什么特殊要求，就是在顺序块begin...end之间的语句是从上至下、从左往右逐句执行的。

    3）过程语句---always语句

        always语句的格式是always@() 后加begin...end语句，括号中为触发条件，上述代码中表示，只要data_in的值发生变化，就执行always后的begin...end部分，否则不执行。

    （2）基本功能实现

      这是一个比较简单的3-8译码器电路程序，具体功能就不说了，不过这倒是可以下载到FPGA板子里进行观察，比如，可以通过三个拨码开关控制8个led灯来观察拨码开关与led灯之间的状态联系。