摘要：1080P中FHD@60HZ功能实现：输入2组LVDS，输出4组LVDS，其对应的频率由74.25MHZ变成37.125MHZ。在进行合并处理时，需要注意跨时钟问题。一个系统中的所有时钟最好都是通过PLL去产生，不要以为分频就可以得到，其实FPGA最怕的就是多时钟问题，如果没处理好就麻烦了，问题也很难解决。可以用外部PLL产生LVDS中RX和TX所需的所有时钟。 阅读全文

摘要：2013-01-09 10:44:57周三FPGA_4K2K_WW02.pptx 总结：这一周我主要是在PANEL板子上调试LVDS Format Conversion。我在modelsim上进行功能仿真时，产生的信号源比较有规律，特殊化了，因此有很多Bugs没有观察出来。后来用804A信号源进行测试时就发现该信号源DE有效行固定为2160，DE有效值固定为960，而DE有效行中无效值不固定，DE无效行的行数和个数不固定。因此DPRAM的存储方式也要做相应的变化。我是将DE有效行和DE无效行分开处理。1、数据处理模块：实现将两个时钟内的数据组合输出，需要这样处理的数据有两组。两组数据处理完后得 阅读全文

摘要：来源：http://wenku.baidu.com/view/87ee42886529647d272852ed.htmlAvalon-MM 传输Avalon-MM 的传输定义为外设（peripheral）与Avalon-MM 总线模块间的数据传输，分为Master 端传输和Slave 端传输两类，每类传输又分为基本（fundamental）传输、流水线（pipelined）传输、突发（burst）传输，以及带有流控制（Flow control）的传输和专门针对片外端口的三态（Tri-State）传输。一个Master 端传输和一个对应的Slave 端传输即可完成两个外设通过总线模块进行的一次数 阅读全文

摘要：DDR3频率自适应 FRC理解！参考来源：http://www.cnblogs.com/TFH-FPGA/archive/2012/08/31/2665759.html转帖注意：uniphy：IP核设置步骤：Memory clock frequency：给DDR的时钟频率1、对FPGA PHY设置PLL reference clock frequency：FPGA时钟引脚输入的时钟，供DDR的PLL使用时钟频率（关键设置）。工程用27MHZFull or half rate on Avalon-MM interface： FULL---verilog逻辑部分数据位宽X2，速度/2，，达到了降频 阅读全文