摘要：来源：http://blog.chinaaet.com/yuwoo/p/5100018567 FPGA器件预布线，以及ddr3调试问题汇总与总结 2019年1月17日星期四 DDR3的速率是800MHZ（由FPGA 7A200TFFG1156-1限制，DDR3实际是1600MHZ），DDR3的位宽是 阅读全文

摘要：来源：http://www.eetop.cn/blog/html/11/317611-13412.html数字电路中,时钟是整个电路最重要、最特殊的信号。第一, 系统内大部分器件的动作都是在时钟的跳变沿上进行, 这就要求时钟信号时延差要非常小, 否则就可能造成时序逻辑状态出错.第二, 时钟信号通常是... 阅读全文

摘要：来源：http://hi.baidu.com/zjh20tz/item/8acc58f613a14dd042c36a03关于状态机的编码（独热码和格雷码）在设计状态机时有几种状态编码方法：二进制，格雷码（gray）和独热码（one hot code）。他们各有各的优点。 独热格雷 二进制 4'b0001 2'b00 2‘b00 4'b0010 2'b01 2’b01 4'b0100 2'b11 2‘b10 4'b1000 2'b10 2’b11one hot，独热嘛，一看就明白，就是只有一位是高电平。独热码使用的触发器较多，但可减 阅读全文

摘要：来源：http://forms.xilinx.com/ats/msg.aspx?sg1=015ebcebcb38f4a17e698a2e1205bed1#5299在 Zynq™-7000 All Programmable SoC 上用 C 代码实现协处理加速器赛灵思开发出了许多类型的可编程技术，从逻辑和IO、软件可编程ARM 处理系统、3D-IC、模拟混合信号(AMS)、系统到IC 设计工具以及IP 等，然后集成到”All-Programmable”器件中。工程师可用Vivado 工具解决集成和实现方面存在的诸多生产力瓶颈问题。优化性能、功耗和资源利用。可支持SystemVerilog、SDC 阅读全文

摘要：2012-11-19 周一 晴http://bbs.ednchina.com/BLOG_ARTICLE_64223.HTM FPGA路在何方 硬件搭台子，算法唱戏。 单片机，嵌入式，DSP，FPGA，PCB，说小了是工具，是技能，说大了是解决方案，单片机从CISC到RISC，裸奔的程序到小巧的OS，ARM能架Linux，WinCE到VxWorks，DSP的VLIW体系结构，FPGA的RTL（除非做IC，否则到不了晶体管建模）建模，PCB的模拟，射频以及SI，PI，这些东西单拿出来，还真未必说能有前途，一个啥都不会的，培训3个月，就能做RTL的逻辑设计了，我个人认为还是要上升到系统，我要做一个H 阅读全文

摘要：在看Dolby公司的工程师编写的VHDL代码时，发现他们将工程及其子模块全部放在同一个文件中，刚开始看得我头晕晕的，后来发现可以通过顶层实体进行查看其RTL视图，从而理清各个模块间的关系。方法如下：Project Navigator-->Hierarchy-->Entity-->在顶层文件上右击-->Locate-->Locate in RTL'Viewer。就可以打开RTL视图了。太牛了。此外SDC约束文件可以加载多个。LVDS的TX和RX数据和时钟引脚都必须进行约束，且RX数据和时钟引脚还得加上差分约束，具体如下所示：此外更重要的一点是输入时钟尤其是差 阅读全文