摘要：来源：http://wenku.baidu.com/view/0c436a1a6bd97f192279e949.htmlIP地址由网络号与主机号两部分组成，分为5类：A,B,C,D,E，其中基本IP地址有A,B,C，广播地址为D，E为科研所用。常由IP地址和子网掩码可以得到网络号和主机号。先判断IP地址所属哪类网，再根据子网掩码判断每个子网的大小，从而可以判断两个IP地址是否属于同一个网络。如：IP地址：192.9.200.13，子网掩码：255.255.255.0则网络号为192.9.200.0，主机号为13网络地址分别是：增量为256-192=641、192.9.200.02、192.9. 阅读全文

摘要：来源：http://www.eefocus.com/html/08-01/31942s.shtml第5节 Verilog 运算符Verilog 运算符Verilog自动截断或扩展赋值语句中右边的值以适应左边变量的长度。 当一个负数赋值给无符号变量如reg时，Verilog自动完成二进制补码计算。算术操作符 + 加 - 减 * 乘 / 除 % 取模 • 将负数赋值给reg或其它无符 号变量时，补码。 • 如果操作数的某一位是x或z，则结果为x • 在整数除法中，余数舍弃 • 模运算中使用第一个操作数的符号 位操作符 ~ not & and | or ^ xor ~ ^ xno... 阅读全文

摘要：我相信：任何想法与想象力都是可被实现，唯一的限制，就是你的想象力。即任何问题都有相应的解决方案，唯一的限制，就是你的思想，但思想可以通过知识来充实，最终解决问题！在研究AES的三种模式时，遇到了个问题，卡了很久，直到现在突然来灵感了，终于解决了。问题：在数据单元的设计这个模块中，数据输入接口完成初始密钥以及数据分组的输入和实现串并转换。数据的输入是采用32位的数据线以4字节为单位进行的，需要经过4/6/8个时钟周期输入16/24/32个字节初始密钥。我一开始就只设置了一个256位的密钥输出，因此能想到的就是当模式为128位时，就截取最高位的128位密钥输出；当模式为192位时，就截取最高位的1 阅读全文

摘要：首先查看本机的IP地址,可以进开始菜单的运行,然后输入cmd，然后在输入ipconfig，如下所示：IP地址，标识你电脑的身份！子网掩码，可以标识子网划分的情况，所属子网默认网关，数据包默认选择的出口！一般是你的路由器地址！DNS服务器，把网站的域名转换成计算机能看懂的IP地址！1、关系 IP地址要和（默认网关）路由器在同一个网段子网掩码一般默认，因为你自己上网，不是一个公司什么的，不存在划分子网！如果你使用路由器，你进入路由器看下DNS是多少，填写在你的电脑上，IP设置和它同一个网段的就可以，默认网关就填你的路由器地址！2、注释 对无子网的IP地址，可写成主机号为0的掩码。如IP地址210. 阅读全文

摘要：来源：http://wenku.baidu.com/view/c5192928bd64783e09122bb9.html计算机网络1.网络结构在OSI参考模型中，物理层的作用是透明的传输比特流。对等实体在一次交互作用中传送的信息单位称为协议数据单元，它包括控制信息和用户数据两部分。上下层实体之间的接口称为服务访问点(SAP)，网络层的服务访问点也称为网络地址，通常分为网络号和主机号。OSI参考模型分为：物理层、数据链路层，网络层，传输层，会话层，表示层，应用层。物理层涉及到在信道上传输的原始比特流。数据链路层的主要任务是加强物理层传输原始比特流的功能，使之对应的网络层显现为一条无错线路。发送包 阅读全文

摘要：一、VHDL分频器 VHDL分频器的详细介绍请参考《VHDL分频器的实现.pdf》。 这个文档介绍的分频器包括偶数分频、非 50%占空比和 50%占空比的奇数分频、半整数（N+0.5）分频、小数分频、分数分频以及积分分频。所有实现均可通过 Synplify Pro 或 FPGA 生产厂商的综合器进行综合，形成可使用的电路，并在ModelSim上进行验证。二、Verilog分频器 详细请参考张亚峰的博客园：verilog版本分频器的实现http://www.cnblogs.com/yuphone/archive/2010/12/26/1917395.html 在看张亚峰的博客时，感觉他的... 阅读全文

摘要：来源：http://bbs.eetop.cn/thread-39016-1-1.htmlmodelsim:将HEX文件直接读入RAM/ROMverilog只支持readmemh，在设计mcu时，如果要调试程序，需要先转换格式，很麻烦这个程序可以将编译后HEX格式的文件直接读入ROM中，省去转换环节。... 阅读全文

摘要：来源:张亚峰的博客园 http://www.cnblogs.com/yuphone/archive/2010/12/18/1909772.html内容1 常量HDL代码经常在表达式和数组的边界使用常量。这些值在模块内是固定的，不可修改。一个很好的设计惯例是用符号常量取代这些hard literal，这样做可使代码清晰，便于后续维持及修改。在Verilog中，可以使用localparam（本地参数）来声明常量。比方说，我们可以声明一个数据总线的位宽及数据范围为：view sourceprint?1localparam DATA_WIDYH = 8, 2DATA_RANGE = 2**DATA_W 阅读全文

摘要：来源：http://www.cnblogs.com/wangzhiyu811/archive/2011/07/12/2103528.html自从进入2011年9月以来，全国高校就开始迎来一年一度的校园招聘高峰，教育部规定，招聘企业最早可以进校园招聘的时间为11月20日，但很多企业纷纷提早进入各大高校“争夺”人才，越来越多的用人单位主动错开招聘高峰，尽量避免与同行企业出现“撞车”，这些因素导致名校校园招聘高峰期提前到来。用一家媒体的话来说，2011届毕业生就业形势---很给力。 但这些企业给出的Offer够不够给力呢?我们一起来看一下截止目前为止搜集到的2011年最新企业offer(待遇)比较吧 阅读全文

摘要：来源：流程(Verilog/Modelsim+Debussy) http://www.eetop.cn/blog/html/39/162539-25309.html来源：http://xucraft.blog.163.com/blog/static/105715340200982455226272/?fromdm&fromSearch&isFromSearchEngine=yesModelSim+Debussy仿真（Verilog）2009-09-24 17:52:26|分类： 默认分类 |标签： |字号大中小订阅利用ModelSim进行仿真，用Debussy查看仿真波形。De 阅读全文

摘要：来源： http://wenku.baidu.com/view/53681cf24693daef5ef73dc1.html在这个论坛中我学到了很多东西，所以总结点东西做为回报。大家是不是被modelsim折磨的死去活来呢？是不是觉得在没有人指点下，学习modelsim就象是黑暗中摸索，everyting is black!.如果我们能直接在quartus中调用modelsim那么我们就可以直接得到我们的仿真波形，不用在modelsim 中建立工程，加入文件，编译，加载波形，运行等等烦琐的工序，而且后仿的时候还经常会出现找不到库的情况，这对出学者来说更是郁闷的要死。直接调用可以进行rtl级仿真和 阅读全文

摘要：来源：http://keendawn.blog.163.com/blog/static/88880743200981555632273/这个人也喜欢海贼王，跟我一样哈，呵呵....ModelSim+Synplify+Quartus的Altera FPGA的仿真与验证2009-09-15 18:12:39|分类： FPGA相关 |标签： |字号大中小订阅 软件要求：ModelSimSE、SynplifyPro、QuartusII适用人群：初学者源代码：mux4_to_1.v 工作内容:1、设计一个多路选择器，利用ModelSimSE做功能仿真；2、利用SynplifyPro进行综合，生成xxx. 阅读全文

摘要：来源：http://www.cnblogs.com/emouse/archive/2012/07/08/2581223.html Quartus II调用modelsim无缝仿真 来源：http://bbs.ednchina.com/BLOG_ARTICLE_1988820.HTM 问题：Quart 阅读全文

摘要：来源：http://dahaijiangtao.blog.163.com/blog/static/3420639320102304728785/?fromdm&fromSearch&isFromSearchEngine=yes本文引用自cwsxaut《利用ModelSim进行的功能仿真，综合后仿真，时序仿真》cwsxaut 的 利用ModelSim进行的功能仿真，综合后仿真，时序仿真利用ModelSim进行的功能仿真，综合后仿真，时序仿真功能仿真，就是在理想状态下(不考虑延迟)，验证电路的功能是否符合设计的要求。功能仿真需要：1.TestBench或者其他形式的输入激励2.设计 阅读全文

摘要：来源：http://waxman.ycool.com/post.1804338.htmlVHDL配置（Configuration）语句描述层与层之间的连接关系以及实体与构造体之间的对应关系。设计者可以利用这种配置语句来选择不同的构造体，使其与要设计的实体相对应。在仿真某一个实体时，可以利用配置来选择不同的构造体，进行性能对比试验，以得到性能最佳的构造体。最简单的配置语句，结构如下：CONFIGURATION 配置名 OF 实体名 IS FOR 为实体选配的构造体名 END FOR；END 配置名；举例说明：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use 阅读全文

摘要：来源：http://blog.ednchina.com/jlx_cuc/1993759/Message.aspx大多数硬件设计人员对verilog的testbench比较熟悉，那是因为verilog被设计出来的目的就是为了用于测试使用，也正是因为这样verilog的语法规则才被设计得更像C语言，而verilog发展到后来却因为它更接近C语言的语法规则，设计起来更加方便，不像VHDL那也死板严密，所以verilog又渐渐受到硬件设计者们的青睐。但其实VHDL在最开始也是具有测试能力的，而且它的语法严密，但我们同样可以用它来编写我们的测试文件。下面以一个8bit计数器为例子给出个简单的testbe 阅读全文