摘要：Verilog阻塞与非阻塞赋值使用要点越是看似简单、经常接触的。我们越是不知其所以然。这就是我写本文的原因。 阻塞和非阻塞赋值一般使用在进程中，包括always和initial进程、assign赋值等操作中。 在Verilog HDL中，描述进程的基本语句是always和initial。always过程反复执行其中的块语句，而initial过程语句只执行一次。此外，一个assign赋值语句，一个实例元件的调用也都是一个独立的进程。 进程只有两种状态，即执行状态和等待状态，一旦满足特定的条件，如敏感变量发送变化，进程即进入执行状态，执行完毕或遇到停止语句后，即停止执行，自动返回到起始语句，进入等 阅读全文

摘要：http://www.cnblogs.com/maqingbiao/archive/2010/07/27/1786187.html本例程采用加法器数乘法器实现17位有符号数相乘。参考《基于Verilog HDL 的数字系统应用设计》，王钿 ，桌兴旺 编著Code highlighting produced by Actipro CodeHighlighter (freeware)http://www.CodeHighlighter.com/-->1 module signed_mult17b_addtree (2 mul_a,3 mul_b,4 mul_out,5 clk,6 rst_n 阅读全文

摘要：http://blog.ednchina.com/duanwenbo2004/285466/message.aspx#虽然Modelsim的功能非常强大，仿真的波形可以以多种形式进行显示，但是当涉及到数字信号处理的算法的仿真验证的时候，则显得有点不足。而进行数字信号处理是Matlab的强项，不但有大量的关于数字信号处理的函数，而且图形显示功能也很强大，所以在做数字信号处理算法的FPGA验证的时候借助Matlab会大大加快算法验证的速度。 关于Matlab和Modelsim联合仿真，我从网上看到两种方法，一种是通过Link for Modelsim建立Matlab和Modelsim的联合仿真接口 阅读全文