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摘要：[代码]pulse ack_req 阅读全文

摘要：ChinaVenture北京时间12月16日上午消息，据台湾媒体报道，创新工场CEO李开复与在台湾很火的微博服务Plurk联合创始人云惟彬 针对创业问题进行了对话，李开复表示，创业家要有期望值，但是目标要踏实。李开复指出，并不是每个人都适合创业，创业者身上最重要的特质是要有渴望，他的 眼睛会发出火光，另外，魄力、个人魅力、坚韧也是创业家的重要基因。 李开复称，中国大学生现在有股创业的狂热，热到我都... 阅读全文

摘要：from:http://blog.sina.com.cn/s/blog_4caedc7a0100gsq0.html 互联网数据管理组实习生整理：戚冬杰 “研究规范” 是微软亚洲研究院面向实习生推出的一个分享研究经纬的讲座系列。视觉计算组高级研究员马毅的开讲，揭开了这一系列的序幕。 马毅，成长于四川，就学于北京清华，深造于美国加利佛尼亚大学伯克利分校，后在美国伊利诺伊大学香... 阅读全文

摘要：[ Hazard] If a circuit has a hazard it could exhibit a glitch under certain conditions. There are two types of hazards, static and dynamic. The term static refers to a circuit in which the output shou... 阅读全文

摘要：【转载】1.序言 我们只谈硬件，《微型计算机》上的格言。从喜欢玩游戏培养起来对硬件的热情，没想到后来我真的进入这个行业，不过现在的认知和儿时的想象已经有太多不同。 回顾过去一年，真的发生太多的事情，一路坎坷，有辛酸也有洋溢着幸福。以前，逛精华区，看别人写的攻略和感悟，总是心生敬畏。如今自己也打算写上一篇，其 实多少会觉得有点xyt的嫌疑，而某大牛面一家拿一个offer却又如此的低调。不过答辩完了，... 阅读全文

摘要：转载自：http://hi.baidu.com/liuxingqun/blog/item/077c9ded879b234579f055f4.html 阅读全文

摘要：FPGA design flow 1. design specification 2. architecture design 3. HDL design entry & test environment design 4. behavior simulation 5. synthesis, HDL to netlist 6. Implementation, place, ro... 阅读全文

摘要：from:http://www.xilinx.com/itp/xilinx7/books/data/docs/cgd/cgd0040_7.html FPGA Timing Constraint Strategies This section provides general guidelines that explain how to constrain the timing on designs... 阅读全文

摘要：FPGA engineering process usually involves the following stages: Architecture design. This stage involves analysis of the project requirements, problem decomposition and functional simulation (if appl... 阅读全文

摘要：http://www.cnblogs.com/oomusou/archive/2009/10/24/p2s_s2p.htmlAbstract在實務上常常需要將parallel轉成serial，然後再將serial轉成parallel，本文討論如何實現這些功能。 Introduction使用環境：NC-Verilog 5.4 + Debussy 5.4 v9 + Quartus II 7.2 很 多... 阅读全文

摘要：Moore and Mealy machineThe next state and the outputs of a Mealy machine depend on the present state and the inputs;The next state of a Moore machine depends on the present state and the inputs,but th... 阅读全文

摘要：(1)download JRE(java run enviroment)from: http://www.java.com/zh_CN/download/linux_manual.jsp?locale=zh_CN&host=www.java.com:80select: Linux （自解压文件） 文件大小： 19.9 MB (2)download Eclipse IDEfrom: http... 阅读全文

摘要：dos中 ipconfig /all获取相关信息 准备工作: 1)通过网关,访问路由器 记下DNS 服务器备用：陕西省宝鸡市DNS 服务器 218.30.19.50 218.30.19.40，可在windows下运行ipconfig（空格）／all得到。 2)通过网络监视器或者在终端输入ifconfig -a 得到网卡的mac地址(serial)， 比如我的是：7a:bc:b2:... 阅读全文

摘要：（1）FPGA 下载方式 .pof对应的是ASP下载方式，下载到 PROM中，脱机运行。.sof对应的是JTAG下载方式，下载到FPGA的内部RAM中， 在线调试。 (2)状态机类型从输出时序上看，moore型属于同步输出状态机，而mealy型属于异步输出状态机。moore型的输出仅为当前输入状态的函数，这类状态机在输入发生变化时还必须等到时钟的到来，时钟状态发生变化了才导致输出的变化，所以比me... 阅读全文

摘要：from:http://hi.baidu.com/crb8/blog/item/74aa6b3d1d2012ef3c6d976d.html 安装和启动 使用apt-get可以很容易的得到KDevelop，具体如下：(以KDE为例) 1. apt-get build-dep gcc 2. apt-get install kdevelop3 3. 如果你无法获取这些软件包的信息，可以尝试修改/etc/... 阅读全文

摘要：From Wikipediahttp://en.wikipedia.org/wiki/Causal_filterIn signal processing, a causal filter is a linear and time-invariant causal system. The word causal indicates that the filter output depends onl... 阅读全文

摘要：第一是FPGA价格划分。第二是FPGA的预估。 首先第一点：FPGA价格划分。就完全按照altera的来吧。 EP2C cyclone2的器件。35代表其中包含的查找表数量，相当于350x4k门数。其中你还有两个参量没有看到。1.封装、2.器件速度。分开讨论。 封装是管脚的具体约束。比如240、256、424、676、另外还有对应的管脚封装形式。比如FBGA等等。具体的写法如下。xx240代表了... 阅读全文

摘要：http://www.cnblogs.com/oomusou/archive/2009/02/10/sdram_bandwidth.html转自： 萧大侠 blog Abstract 只要使用了VGA、TRDB-LCM或者TRDB-LTM，就會使用SDRAM當作frame buffer，由於SDRAM頻寬有限，若沒妥善分配頻寬，最後影像就會不正確。 Introduction 為什麼需要了解如何計算... 阅读全文

摘要：(1) judge odd or even by LSB of a vector, such as , A[3:0] = 4'b0010, A[0]=0 so A is an even num.B[3:0] =4'b0011, B[0]=1, so B is an odd num. (2) detect an even by compare pre- and current signal[代码](... 阅读全文

摘要：在verilog设计中实例化VHDL单元。 如果是实例化一个VHDL实体，首先声明一个与你要实例化的VHDL实体同名的module名字，形成一个一般的verilog实例。只有一个实例化的VHDL结构在verilog中构建，没有其他的VHDL结构在verilog中可见。当如此做时，XST使用entity和architecture对作为verilog或VHDL的边界。 XST在verilog设计中实例... 阅读全文

摘要：http://www.socvista.com/bbs/viewthread.php?tid=2110&extra=&page=1【PIPE】流水线设计中的基本模块 大概分成以下几节：　　1，概述及协议 2，valid forward－valid超前 3, bubble collapse － 消除气爆... 阅读全文