12 2008 档案

(轉帖)FPGA时序约束的几种方法
摘要： 好的時序是設計出來的,不是約束出來的!! 阅读全文

posted @ 2008-12-31 15:05 張遲 阅读(1792) 评论(0) 推荐(0)

(原創)我的留日生活（一）~~
摘要： 這個應該算是一種回憶吧，回憶了很多在日本的難忘經歷，希望通過寫下這些文字，來勉勵自己，讓自己走的更好 阅读全文

posted @ 2008-12-31 14:38 張遲 阅读(403) 评论(0) 推荐(0)

(原創)從EDA設計工具看FPGA的設計流程
摘要： 是否覺的HDL設計的流程很復雜而使初學者感到些許的頭痛呢? 是否覺的書上講的設計流程很冗長呢??其實,學習的方法很多,我們可以從我們使用的工具來認識設計本身!! 阅读全文

posted @ 2008-12-30 21:44 張遲 阅读(1245) 评论(0) 推荐(0)

(原創)關于一點點Verilog的編碼風格問題
摘要： 你寫的代碼是否結構明了?你寫的代碼是否便于維護? 實際上這些困擾,只需你的一點點時間,這些問題都可以解決 培養一個屬于自己的代碼編寫習慣吧! 阅读全文

posted @ 2008-12-30 21:21 張遲 阅读(399) 评论(0) 推荐(0)

(轉帖)FPGA是ASIC設計的一道普通難題?
摘要： 面對FPGA代表的更加迅捷,設計周期更加靈活,傳統的ASIC概如何去面對? 而新興的寵兒FPGA在面對ASIC的密度,性能,功耗能方面的優勢又該如何去應對呢? 阅读全文

posted @ 2008-12-30 20:18 張遲 阅读(424) 评论(1) 推荐(0)

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