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简单组合逻辑电路的verilog实现（包括三态门、3-8译码器、8-3优先编码器、8bit奇偶校验器）

永不止步，永无止境 2013-06-14 16:49 阅读:15113 评论:0 推荐:0

常用计数器的verilog实现（binary、gray、one-hot、LFSR、环形、扭环形）

永不止步，永无止境 2013-06-15 22:13 阅读:14875 评论:0 推荐:2

一份简单、直接、高效的中文求职信模板，一般是直接写在邮件正文中。

永不止步，永无止境 2013-09-10 19:06 阅读:14638 评论:0 推荐:1

verilog逻辑相等==，与逻辑全等===的区别

永不止步，永无止境 2013-06-07 11:16 阅读:14547 评论:0 推荐:0

简单时序逻辑电路的verilog实现，包括D触发器、JK触发器、锁存器、寄存器、

永不止步，永无止境 2013-06-14 16:54 阅读:13999 评论:0 推荐:0