2013年4月16日
【转转】(筆記) always block內省略else所代表的電路 (SOC) (Verilog)
摘要： http://www.cnblogs.com/oomusou/archive/2012/01/29/verilog_else.htmlAbstract在Verilog中，always block可以用來代表Flip-Flop, Combination Logic與Latch，本文比較在不寫else下，always block所代表的電路。Introduction在C語言裡，省略else只是代表不處理而；已但在Verilog裡，省略else所代表的是不同的電路。always@(a or b or en) if (en) c = a & b;在combination logic中省略els 阅读全文
posted @ 2013-04-16 10:36 Dream追梦 阅读(162) 评论(0) 推荐(0)