摘要：
1.1 概述 条目 说明 分类 1>> 面向设计的语句； // 可综合。 2>> 面向测试的语句； //testbench ，不可综合。 特点 设计语句 assign ， always ，模块例化，都对应实际电路，并行执行。 构造 1.2 模块 Module 条目 说明 模块名（端口列表） 整个电路 阅读全文
posted @ 2020-08-21 23:20
小样儿老师
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摘要：
一、FIFO简介 FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，它与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据，顺序的读出数据，其数据地址由内部读写指针自动加1完成，不能像普通存储器那样可以由地址线决定读取或写入某 阅读全文
posted @ 2020-08-21 23:04
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摘要：
在FPGA设计中，不太可能只用到一个时钟。因此跨时钟域的信号处理问题是我们需要经常面对的。 跨时钟域信号如果不处理的话会导致2个问题： (1) 若高频率时钟区域输出一个脉冲信号给低频率时钟区域，则该脉冲很有可能无法被采样到，示意图如下，clk2根本采样不到pulse， 但是从原理上来说，低频时钟是无 阅读全文
posted @ 2020-08-21 22:56
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摘要：
一、概念 在实际电路中，必须考虑传输延迟的影响。比如D锁存器，在时钟信号从1变成0时，它把当前输出的值储存在锁存器中。如果输入D稳定，则电路可以稳定工作，如果在时钟跳变时候D的内容也正好发生变化，则可能产生不可预知的结果。所以电路设计者必须保证时钟信号跳变时后，输入信号是稳定的。 下图中标示了一些关 阅读全文
posted @ 2020-08-21 21:38
小样儿老师
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