摘要：这几天在调试FPGA，觉得确实很复杂，之前 所认为的仿真结束之后应该就没有问题的，可不知道，这个各个模块的端口信号和自己想象的还是差得很远，这几天迷茫慌乱中度过 ，不知道用什么工具可以让自己更了解FPGA内部的各个模块的工作情况，可是下一步怎么做还不是特清楚，时间好紧张呀，感觉自己准备考试的时间不够用了，能把基本的功能调试出来就不错了，计划还是不够精确呀，怎么会这么难呢？有没有同学能给一下他调试的参考方案，给几个建议 ～ 阅读全文

摘要：学习有关FPGA方面的知识，在看一些FPGA的datasheet时，看到fan-out和fan-in这样的字眼，乍一看还真不知所云，继续往下看还是云里雾里，于是用Google在线翻译了一下，上面赫然是扇入扇出，不用想，电子设计方面怎么会有这么俗的词，还“扇”呢。刚开始不以为然，后来在求知欲的驱使下，就以扇入扇出为关键字在网上开始艰难搜寻。别说这一找，还真找到不少资料呢，看了网上那些大侠们的解释，我才恍然大悟，原来Google并没有翻译错，而是自己太孤陋寡闻了。下面我将给出我所找到的关于扇入扇出的解释，以下都是来自网络，并非原创：扇入、扇出系数扇入系数是指门电路允许的输入端数目。一般门电路的.. 阅读全文

摘要：我们平时使用Verilog进行状态机编码时，通常使用parameter对状态名进行定义，这样写Case语句的时候就不会对这一串10摸不着头脑。可是通常这样做的话，在Modelsim里看到的还是一串10，使排错非常困难，特别是在用OneHot编码的时候，就看到一串0中间的一个1 #_# 简直要疯掉。Question: 我们可不可以像VHDL一样，在仿真的时候看到状态名字，而不仅仅是状态编码呢？答案当然是可以的拉，事在人为嘛！Solution1: 另外定义一个reg: state_name，长度根据状态名称长度而改变（状态名称字符数x8）； 在每个状态执行的语句中加入state_name ... 阅读全文

摘要：后仿就是时序仿真，因为时序仿真是在综合之后故称后仿真。现将综合到后仿的简单步骤细列如下（并附图）：一，综合（所用工具是quartus）1，建立工程，其他不变，只是在选择仿真工具时留意下图红圈处。（图1）2，设置仿真工具：assignments->settings...->EDA Tool Settings->Simulation的Toll name 选择modelsim，其他默认设置即可，3，综合，综合成功后，可以看到再工程目录的simulateion->modelsim下面有两个文件.sdo和.vo文件，前者是加了标准延时的时序反标注文件，后者是综合出来的网标文件。（ 阅读全文

摘要：文章来源：http://bbs.ednchina.com/BLOG_ARTICLE_271038.HTM一、前仿真 也就是纯粹的功能仿真，主旨在于验证电路的功能是否符合设计要求，其特点是不考虑电路门延迟与线延迟。二、后仿真 也就是综合后的功能仿真和布局布线后的时序仿真。是指电路已经映射到特定的工艺环境下，综合考虑电路的路径延迟与门延迟的影响，验证电路是否在一定时序条件下满足设计构想的过程，是否存在时序违规。（必做）三、实例实现在QII中利用原理图输入法设计一个移位寄存器，命名为lpm_shift，并以lpm_shift.v为顶层文件输出，再写一个名为top_tb.v的testbench文件。（ 阅读全文

摘要：Error（10028）：Can't resolve multiple constant drivers for net “ ” at **.v两个进程里都有同一个条件判断的话，会产生并行信号冲突的问题。同一个信号不允许在多个进程中赋值，否则则为多驱动。进程的并行性决定了多进程不同能对同一个对象进行赋值。 阅读全文

摘要：1. 状态机的基本概念数字系统分两大类FSM：Moore和Mealy。FSM是用来表示有限个状态之间转移和动作等行为。1.2 Moore状态机Moore FSm由Edward F. Moore 提出。特点是输出只由当前状态确定，与输入没有关系。Moore FSM状态图中每一个状态都包含一个输出信号。一旦当前状态改变几乎会立即导致输出改变。Moore FSM输出在时钟脉冲的有效边沿后的有限个门延迟之后才会达到稳定值，Moore最大的特点是将输入和输出信号隔离开来。图1 Moore 状态机示意图1.3 Mealy状态机 Mealy FSM是由G.H.Mealy在1951年提出来的，输出和当前状态. 阅读全文

摘要：今天在群里聊天，看到了一张截图觉得很有借鉴意义，这个架构图详细的描述了遇到问题后我们应该采取的措施，有了这一个很好的指导，以后有了问题就不会盲目的着急手足无措了。把这张图贴出来，大家参考一下： 阅读全文

摘要：http://bbs.ednchina.com/BLOG_ARTICLE_53109.HTM时序电路的状态是一个状态变量集合，这些状态变量在任意时刻的值都包含了为确定电路的未来行为而必需考虑的所有历史信息状态机采用VerilogHDL语言编码，建议分为三个always段完成。三段式建模描述FSM的状态机输出时，只需指定case敏感表为次态寄存器， 然后直接在每个次态的case分支中描述该状态的输出即可，不用考虑状态转移条件。三段式描述方法虽然代码结构复杂了一些，但是换来的优势是使FSM做到了同步寄存器输出，消除了组合逻辑输出的不稳定与毛刺的隐患，而且更利于时序路径分组，一般来说在FPGA/CP 阅读全文