2023年12月12日
verilog勘误系列之-->设计行为仿真和时序仿真不一致分析
摘要： 描述 最近在vivado中设计一个计算器: 28bit有符号加减法,结果出现行为仿真和时序仿真不一致情况 原因 本篇是由于组合逻辑部分敏感信号使用错误导致 代码 r_a, r_b : 对计算数据a, b的寄存器存储, 也是计算器的数据输入 s_bit : 符号位 cout : 28bit计算器的进位 阅读全文
posted @ 2023-12-12 11:54 天若手提滑铲 阅读(67) 评论(0) 推荐(0) 编辑