摘要：简单的说，组合电路，没有时钟；时序电路，有时钟。 ↓ 也就是说，组合逻辑电路没有记忆功能，而时序电路具有记忆功能。 ↓ 在VHDL语言中，不完整条件语句对他们二者的影响分别是什么？组合逻辑中可能生成锁存器，因为不完整语句的没写的一部分视为保持原值，需要锁存器来保存，锁存器的出发边沿就是写了的那部分的 阅读全文

摘要：1.Unsigned adders 这个比较简单，只需在A、B前面扩展一位0防止溢出，溢出的数填到第n位cout，n-1到0位就是sum。 ， 2.Signed adders 一开始也搞不懂下图中为什么要扩展符号位，两个符号位了怎么加？ 往下看↓ 2.1 Analysis 在真正开始使用Verilo 阅读全文

摘要：1. 感知机学习模型 感知机是一个二分类的线性分类问题，求解是使误分类点到超平面距离总和的损失函数最小化问题。采用的是随机梯度下降法，首先任意选取一个超平面w0和b0，然后用梯度下降法不断地极小化目标损失函数，极小化过程中不是一次使所有误分类点的梯度下降，而是一次随机选取一个误分类点使其梯度下降。假 阅读全文