愤怒de狂奔

摘要： 学习了TimeQuest一段时间，感觉很纠结。大部分的资料都是直接引用权威的Altera文档，那些公式那些严谨的表达，让我一头雾水，几个星期都没缓过神来。我憎恨这种自以为高明的表述方式！后面无意间看到akuei2的文章，受到启发，结合自己的经验，写一下我对这些概念的通俗化的理解。Verilog的过程赋值提供了为寄存器型变量的赋值方法，里面包含阻塞赋值(=)和非阻塞赋值(<=)。多条阻塞赋值语句是顺序执行的，而多条非阻塞语句是并行执行的。在时序逻辑中一般使用的非阻塞赋值(<=)为变量赋值，在执行到赋值语句时，仅仅对”<=”右侧的表达式的值进行评估，但并不马上执行赋值，然后继续执 阅读全文

摘要： 在做Testbench的时候，QuartusII中的本地链接已经设置好，用Altera-modelsim工具启动，发现没有产生波形。查看modelsim，没有错误信息，回过头来看发现QuartusII有几个重复的报警信息：Warning: An incorrect timescale is selected forthe Verilog Output (.VO) file of this PLL design. It's required that thetimescale should be 1 ps when simulating a PLL design in a third p 阅读全文

摘要： 在工程中，发现有编译的警告，如下：PLL "<name>" output port <name> feeds output pin "<name>" via non-dedicated routing -- jitter performance depends on switching rate of other design elements. Use PLL dedicated clock outputs to ensure jitter performance。初步断定是PLL的输出引脚不在特定的走线上造成的，于 阅读全文