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2019年8月9日
对verilog中#的理解
摘要: 笔试题: 对波形描述正确的是:周期为15,占空比为1/3的时钟。 分析:#表示延时,#5表示延时五个时钟周期,将clk置低,所以这五个时钟周期是0还是1不管。延时5个时钟周期之后,延迟10个时钟周期然后将信号翻转;接着延时5个时钟周期,将信号置低,在延迟10个时钟周期将信号翻转,以此类推。 所以其周
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posted @ 2019-08-09 15:59 曼陀罗1
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2019年7月22日
FPGA跨时钟域打两拍和三拍问题
摘要: 一个寄存器就打一拍;异步处理一般是打两拍;打三拍是为了判断上升沿或下降沿。
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posted @ 2019-07-22 09:02 曼陀罗1
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2019年7月10日
FPGA中OBUFDS的使用
摘要: OBUFDS在手册中的原理图如下 FPGA信号从I口输入,从O、OB输出一对差分信号,用于需要差分信号芯片。
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posted @ 2019-07-10 09:58 曼陀罗1
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FPGA中的ODDR2的使用
摘要: ODDR2整体结构如下图: ODDR2真值表 相关说明:转载:http://blog.sina.com.cn/s/blog_6ad065eb0101krwj.html http://blog.sina.com.cn/s/blog_50363a790102w7xc.html
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posted @ 2019-07-10 09:38 曼陀罗1
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2019年6月6日
FPGA上升沿检测的疑问
摘要: 在pulse_b,pules_a_r1,pules_a_r2,pules_a_r3这几个信号中,pulse_b是最新的状态,而pules_a_r1,pules_a_r2,pules_a_r3以此存取的是pulse_b的上个状态,上上个状态,上上上个状态。 所以检测上升沿pules_a_r2 & (~
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posted @ 2019-06-06 10:41 曼陀罗1
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2019年5月27日
AD中的各种知识与技巧
摘要: 一、AD交互式布线 1.点击屏幕顶部菜单WINDOW tile vertically 2.在原理图页面框住要排列的元器件 3.按T+S,切换到PCB编辑器 4.按i,在弹出的对话框中选择第二个,然后画个框,你在原理图中选中的元件就在框里面了 二、布线时,各种线的宽度 1.地线 > 电源线 > 信号线
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posted @ 2019-05-27 18:12 曼陀罗1
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2019年1月13日
java知识点3(null、引用相关知识(自己理解))
摘要: 学习了相关博文,结合他们所说,再加上自己的理解,对引用数据类型的创建、赋值以及null等进行了总结。仅为自己理解,可能会有错误。 1、声明一个对象不赋值与赋值为null的区别 假如有一个Person类声明如下: (1)如果是成员变量,比如Person类的name或者age字段,不手动赋值的时候jav
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posted @ 2019-01-13 11:43 曼陀罗1
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2019年1月11日
java知识点3(null)
摘要: Vehicle veh1; veh1 = new Vehicle(); 第一句:在栈中创建了veh1的引用。 第二句:在堆中创建了veh1的未被初始化的实例对象
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posted @ 2019-01-11 10:32 曼陀罗1
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2019年1月10日
java知识点2:接口的作用
摘要: 这篇是引用别人的,原文链接:https://www.cnblogs.com/bowenlearning/p/3990222.html 我想,可能不止我一个人有这个疑问,所以,把它贴出来。 下面是madai和clkrst给我的回答。 在此谢谢两位。 我的问题是: java 的接口到底起什么作用? 1、
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posted @ 2019-01-10 11:16 曼陀罗1
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2019年1月9日
java顺序结构(下标操作插入删除查找时的边界问题)
摘要: 1、顺序表插入时的边界 应该为index > size。不能是index > size - 1。原因有2: 当顺序表中无元素时,index与size都为0,若此时index > size - 1,则0 > 0 - 1,进入异常,不能正常插入第一个元素 假如当顺序表中有2个元素时,此时size为2,当
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posted @ 2019-01-09 21:38 曼陀罗1
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