verilog中=和<=的区别
摘要:
一般情况下使用<=,组合逻辑使用=赋值,时序逻辑使用<=赋值:举个例子:初始化m=1,n=2,p=3;分别执行以下语句1、beginm=n;n=p;p=m;end2、beginm<=n; n<=p; p<=m;end结果分别是:1、m=2,n=3,p=2;(在给p赋值时m=2已经生效)2、m=2,n... 阅读全文
posted @ 2014-11-17 17:16 矮油~ 阅读(11494) 评论(0) 推荐(2)
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