怎能平庸

摘要：等长是PCB设计的时候经常遇到的问题。存储芯片总线要等长，差分信号要等长。什么时候需要做等长，等长约束条件是什么呢？ 首先，等长的作用。由于信号在PCB走线上存在延时，正比于信号线的长度。假设PCB上有两个完全相同的信号，但是布线长度不同。那么发端完全相同的信号在接收端就会由于延时的差异造成两个信号相位的不同。不相关的信号布线差异都不会引起问题。但是如果两根信号有时序要求，那么信号延时就可能造成信号错误。所以有时序要求的信号就会有等长要求。 例如差分信号，两根差分线上的信号是相位完全相反，如果不等长就会造成信号相位偏差，很容易造成错误。尤其是差分信号一般信号幅度都不高，更容易引起问题。所以差分 阅读全文

摘要：LPC2148的USB接上电脑不认，可是接上JLINK就认，怪了！检查之后发现不接JLINK时，2148老是在复位，于是检查复位电路，于是草率地得出一个结论复位芯片max811坏了，于是把它拆下来，复位脚悬空，不接JLINK也可以用了（复位电路都没有，但偶尔不行，以前接上JLINK能用的原因是JLINK强行将LPC2148 reset脚拉高）。后来发现想了想还是觉得不对头，整机供电压不足，1117输出只有2.9伏左右。后来查了查，发现这个max811eus-t阀值电压是3.08V，低于3.08V，RST被拉低，导致LPC2148复位，复位供电电压瞬间回升,CPU工作，CPU工作一小会儿，又导致 阅读全文

摘要：这些引脚大致分为四个部分，即时钟信号（CLK）、地址总线（A0-A11/BA0-1）、数据总线（DQ0-DQ15）、控制信号（LDQM/UDQM/CS/WE/CAS/RAS/CKE）。 时钟信号在前面已经做过约束，即FPGA器件内部定义为sdram_clk的引脚，对于SDRAM芯片而言这是一个外部输入（FPGA输出）的时钟信号。控制信号中LDQM/UDQM分别控制数据总线的低字节和高字节是否有效，通常均拉低，表示高低字节的数据都有效；CS是片选信号，WE是写选通信号，CAS是列选通信号，RAS是行选通信号，CKE是时钟有效信号，这五个信号的不同电平组合（满足一定时序要求）构成了不同的SDRAM 阅读全文