摘要： 1. 概述 在Verilog中我们常常会遇到要将一个常量（算法中的某个参数）赋给很多个变量的情况，如： x = 10;y = 10;z = 10;如果此时10要改为9，就需要在代码中修改3个地方，非常的不方便，并且这个10是没有任何意义的，我们不知道它代表什么，所以为了代码的易重用、易读性，我们应使 阅读全文