摘要：modelsim-altera 6.5b 破解办法2010-09-01 21:07http://bbs.eetzone.com/thread-13036-1-1.html下载破解工具把新的license.txt放到D:\altera\91\modelsim_ae里(具体路径按你自己安装的为准)右击我的电脑，添加环境变量(即系统变量)LM_LICENSE_FILEMGLS_LICENSE_FILE(我选用了这个)变量值均为 D:\altera\91\modelsim_ae\win32aloem\LICENSE.txt也可以发我去EMAIL-mculove@163.com 阅读全文

摘要：模组与埠学习目标：了解 Verilog 中模组的定义，如模组的名称，埠列 ( port list ) ，参数、变数的宣告，陈述资料的处理程序，行为模式的陈述，取用低阶模组的别名，任务 (Tasks)与函数 (functions )。了解在 Verilog 中如何定义一个模组的埠列。了解在一个模组的别名与另一个别名，埠与埠之间相互连接的规则。了解如何藉由依照顺序或是指定名称的方式来连接不与外部的输入讯号。解释在 Verilog 中阶层化名称的架构。4-1 模组在 Verilog 中一个模组其架构与组成如图 4-1 所示。到网上查图 4-1 Verilog 模组的组成元件一个模组都是以一组关键字 阅读全文

摘要：模组针对阶层化的设计观念，在 Verilog 中提供一种模组 ( module ) 的架构。模组中可以取用其他模组的别名，本身也可以被其他的模组所取用，所以可以先写基本元件线路的模组，在经由取用得到较大的模组，此符合由下到上的方法。模组在取用时，所看到的只是其输出与输入的值，与内部的描述层次无关，可以先以行为层次来描述基本元件，并先取用，此符合上到下的设计方法。在 Verilog 中模组的宣告是用关键字 module 和 endmodule。在 module 後需加一个用以识别的模组名称 ( module_name )，然後是宣告一个模组的输入与输出的埠列 ( module_terminal_ 阅读全文