2010年7月27日

（原创）采用加法器数乘法器实现17位有符号数相乘（Verilog）

摘要： 本例程采用加法器数乘法器实现17位有符号数相乘。参考《基于Verilog HDL 的数字系统应用设计》，王钿 ，桌兴旺 编著 Code highlighting produced by Actipro CodeHighlighter (freeware)http://www.Code... 阅读全文

posted @ 2010-07-27 17:17 小麻同学 阅读(7716) 评论(3) 推荐(1)

（转帖）写verilog代码的一些经验和小结（Verilog）

摘要： 原创地址：http://www.openhw.org/ares10/blog/08-03/146788_f57e9.html 下面是自己写verilog代码的一些经验和小结，和大家分享下。 1、对于高速的逻辑操作（如：判断，取反等），为了保证逻辑正确和结果的稳定（不抖动），需要用 always的 c... 阅读全文

posted @ 2010-07-27 15:28 小麻同学 阅读(1700) 评论(0) 推荐(1)

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