2016年8月17日
【转】uvm 与 system verilog的理解
摘要： 数字芯片和FPGA的验证。主要是其中的功能仿真和时序仿真。 验证中通常要搭建一个完整的测试平台和写所需要测试用例。而verilog这种硬件描述语言是出于可综合成电路的目的设计出来的，所以它在书写测试平台和测试用例是不够方便的（测试平台和用例不需要综合成电路）。而SV正是由于它不需要满足可综合性，所以 阅读全文
posted @ 2016-08-17 13:43 冷冷北极 阅读(6622) 评论(0) 推荐(3) 编辑