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除法器 与乘法相比，除法的实现较为复杂，运算过程如下： 过程： 被除数和余数：将余数和被除数视为一个，共享一个寄存器，初始值为被除数 除数：可视为不断右移，并和被除数相减 商：每个bit依次生成，可视为不断左移 除法器的工作流程 要注意的是，与手算相比，电路实现总是将余数减除数，所以如果出现差小于0 阅读全文
posted @ 2023-07-17 14:21
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摘要：
乘法器 顺序乘法器 我们需要明确的是两个D_WIDTH位宽的数相乘，结果位宽为2*D_WIDTH, 对于负数乘法，可以利用乘数和被乘数的符号位进行异或得到积的符号位，通过判断符号位得到乘数和被乘数的绝对值，将负数乘法转为无符号数乘法进行运算，首先初始化乘数寄存器和被乘数寄存器Multiplicand 阅读全文
posted @ 2023-07-17 13:47
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减法器 半减器 半减器用于计算两比特Xi和Yi的减法，输出结果Di和向高位的借位Bo（Borrow output）。其真值表、逻辑表达式、Verilog描述和门电路图如下： module half_subtract( input xi, input yi, output di, output bo) 阅读全文
posted @ 2023-07-17 13:38
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摘要：
加法器 1.1 半加器 半加器用于计算2个单比特二进制数a与b的和，输出结果sum（s）和进位carry（c）。在多比特数的计算中，进位c将作为下一相邻比特的加法运算中。单个半加器的计算结果是2c+s。其真值表、逻辑表达式、verilog描述和电路图分别如下所示。 逻辑表达式： $$s=a'b |a 阅读全文
posted @ 2023-07-17 11:32
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