2013年1月30日
Verilog HDL建模（五）
摘要： 好久木有更新了...囧...其实一直是在看建模那本书，学完了基础后面看的也比较快了，说实话建模应该是基础，后期的时序因该更认真的看。下面记录一下FIFO这个神奇而有用的玩意儿。FIFO可以看作是一个缓冲区域，亦可以称作双口RAM，FIFO就是First input First output的意思。我们把所有的信息缓存到FIFO里，每当下一层的模块完成内部工作以后，可以直接从FIFO里读取信息，用不着缠着上一个模块，等待反馈给予命令然后下达新的操作指令。（1）首先上一层模块往FIFO里写入大量的操作信息，然后上一层模块可以执行其他的操作，而不必在乎“反馈信息”（2）当FIFO里存在信息，控制模块 阅读全文
posted @ 2013-01-30 17:33 wcm_94 阅读(267) 评论(0) 推荐(0)