文章分类 - 数字IC&SOC开发
摘要：Cache的层次结构 我第一次接触存储器瓶颈这个话题是在上世纪九十年代，距今已接近二十年。至今这个问题非但没有缓和的趋势，却愈演愈烈，进一步发展为Memory Wall。在这些问题没有得到解决之前，片面的发展多核，尤其是片面提高在一个CMP中的CPU Core数目几乎没有太大意义，除非你所针对的应用
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摘要：Coherency and Consistency 本章出现的Coherency指Cache Coherency，Consistency指Memory Consistency。许多工程师经常混淆这两个概念，没有建立足够准确的Memory Consistency概念。Consistency与Coher
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摘要：Cache的基础知识 很多程序员认为Cache是透明的，处理器可以很聪明地安排他们书写的程序。他们非常幸运，可以安逸着忽略Cache，也安逸着被Cache忽略，日复一日，年复一年，机械地生产着各类代码。All of them are deceived。 貌似并不存在的Cache，有意无意地制造了，正
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摘要：序 近些年，我在阅读一些和处理器相关的论文与书籍，有很多些体会，留下了若干文字。其中还是有一片领域，我一直不愿意书写，这片领域是处理器系统中的Cache Memory。我最后决定能够写下一段文字，不仅是为了这片领域，是我们这些人在受历史车轮的牵引，走向一个未知领域，所产生的一些质朴的想法。 待到动笔
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摘要：// ********************************************************// Copyright(c) 2018// Author : gujiangtao// File name : random_gen.v// Module name : rando
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摘要：利用FPGA 实现大型设计时，可能需要FPGA 具有以多个时钟运行的多重数据通路，这种多时钟FPGA 设计必须特别小心，需要注意最大时钟速率、抖动、最大时钟数、异步时钟设计和时钟/数据关系。设计过程中最重要的一步是确定要用多少个不同的时钟，以及如何进行布线，本文将对这些设计策略深入阐述。FPGA 设
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摘要：参考博文：https://blog.csdn.net/qq_39759656/article/details/81672895 SDRAM(Synchronous dynamic random access memory)，同步动态随机访问内存，通常包括 SDR (Single Data Rate)
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摘要：参考博文：https://www.cnblogs.com/-9-8/p/4414689.html和http://www.asic-world.com/systemverilog/coverage8.html#Default_bins_creation SV采用CRT的激励形式，而判断验证进度的标准也
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摘要：在Verilog中，设计组合逻辑和时序逻辑时，都要用到always： 仅从关键字上，看不出设计者想要一个什么样的电路。 SystemVerilog把always关键字细化了。对不同的设计要求有不同的关键字： comb是combinational的缩写，always_comb表示设计者想要设计一个组合
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摘要：参考博文：http://blog.sina.com.cn/s/blog_4c270c730101f6mw.html 断言assertion被放在verilog设计中，方便在仿真时查看异常情况。当异常出现时，断言会报警。一般在数字电路设计中都要加入断言，断言占整个设计的比例应不少于30%。以下是断言的
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摘要：参考博文：https://www.cnblogs.com/-9-8/p/5668089.html等。 PTPX功耗分析流程 PrimeTime PX工具是PrimeTime工具内的一个feature。 PTPX的功耗分析，可以报告出chip，block，cell的各个level的功耗。 使用PTPX
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摘要：APB(Advance Peripheral Bus)是AMBA总线的一部分，从1998年第一版至今共有3个版本。 AMBA 2 APB Specfication：定义最基本的信号interface, 读写transfer, APB bridge, APB slave. AMBA 3 APB：增加定
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摘要：AXI是高级扩展接口，在AMBA3.0中提出，AMBA4.0将其修改升级为AXI4.0。AMBA4.0 包括AXI4.0、AXI4.0-lite、ACE4.0、AXI4.0-stream AXI4.0-lite是AXI的简化版本，ACE4.0 是AXI缓存一致性扩展接口，AXI4.0-stream是
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摘要：一、AHB的基本介绍 AHB是ARM退出的AMBA总线系列中的其中一种，它是一种高性能的pipe系统总线。 1. AHB总线有一下特性： n Burst 传输 n Split 事务处理 n 单周期master移交 n 单一时钟沿操作 n 无三态 n 更宽的数据总线配置（64/128） 流水线操作 可
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摘要：参考博文：https://blog.csdn.net/maxwell2ic/article/details/81051545， https://blog.csdn.net/dongdongnihao_/article/details/79873555 和 https://www.cnblogs.co
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摘要：参考博文：https://blog.csdn.net/wordwarwordwar/article/details/80160772 STA分析是基于同步电路设计模型的，在数据输入端，假设外部也是同时钟的寄存器的输出并且经过若干组合逻辑进入本级，而输出也被认为是驱动后一级的同时钟的寄存器。在不设置约
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摘要：参考博文：http://blog.sina.com.cn/s/blog_5ced60e80102y7pd.html 一颗健壮的IC芯片应该具有能屈能伸的品质，他需要适应于他所在应用范围内变化的温度、电压，他需要承受制造工艺的偏差，这就需要在设计实现过程中考虑这些变化的温度、电压和工艺偏差。 在STA
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摘要：参考博文：https://www.cnblogs.com/hwBeta/p/6509425.html 本篇对2017年初版Cadence的全套所有EDA工具的技术特性特点做一深入的分析，并与EDA其它主流厂商的对应工具进行比较。也为在校学习集成电路设计的学生们做一简单的科普，因为在学校学到的东西与在
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摘要：首先，我要强调，我不是做后端的，但是工作中经常遇到和做市场和芯片同事讨论PPA。这时，后端会拿出这样一个表格： 上图是一个A53的后端实现结果，节点是TSMC16FFLL+，我们就此来解读下。 首先，我们需要知道，作为一个有理想的手机芯片公司，可以选择的工厂并不多，台积电（TSMC），联电（UMC）
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摘要：参考博文：http://www.cnblogs.com/deng-tao/p/6004280.html 和 https://www.cnblogs.com/aaronLinux/p/6219146.html 1、什么是SPI？ SPI是串行外设接口(Serial Peripheral Interfa
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