(转)system verilog 初探
摘要:
转载地址:http://blog.ednchina.com/windzjy/310477/Message.aspx# 转载请声明:http://space.ednchina.com/Blog/post.aspx?id=310477这是一个sv的验证平台的基本框架,自己画的,对错待证!1,关于clocking block举例如下:待证设计module COUNTER (input Clock, Reset, Enable, Load, UpDn, input [7:0] Data, output reg[7:0] Q);always @(posedge Clock or posedge Rese 阅读全文
posted @ 2011-08-11 17:00 神一样驴子 阅读(12280) 评论(0) 推荐(0) 编辑