摘要：assign相当于连线，一般是将一个变量的值不间断地赋值给另一个变量，就像把这两个变量连在一起，所以习惯性的当做连线用，比如把一个模块的输出给另一个模块当输入。 在assign语句中，左边变量的数据类型必须是wire型。input和output如果不特别声明类型，默认是wire类型。 assign的 阅读全文

摘要：always always语句块从仿真0时刻开始执行其中的行为语句；最后一条执行完成后，再开始执行其中的第一条语句，如此往复循环，直到整个仿真结束。因此，always语句块常用于对数字电路中一组反复执行的活动进行建模。 always 和 always@( ) 的区别 有@时，是每次执行语句时，必须满 阅读全文

摘要：第一次编译Failed,Flow Message显示`Error (12007): Top level design entity "testProject" is undefined ` 原因 : verilog文件（.v）里的模块名和顶层实体名(Top level design entity，一 阅读全文

摘要：Modelsim win64 10.1c安装教程： https://www.jianshu.com/p/d9264e76750e Modelsim使用方法： https://blog.csdn.net/grace_fight/article/details/83348834 可以概况为：compil 阅读全文