2023年4月18日
Verilog full_adder
摘要： module top_module( input a, b, cin, output cout, sum ); assign sum = a ^ b ^ cin; assign cout = (a & b) | (cin & (a ^ b)); endmodule 阅读全文
posted @ 2023-04-18 19:29 残影0无痕 阅读(22) 评论(0) 推荐(0)